[eda]电子时钟设计及报告

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1、基于VHDL的多功能数字钟设计报告题目：多功能数字钟姓名：程胜归学号：0304811指导老师：廖宇设计时间：2007-7-8一、VHDL的发展硬件描述语言HDL是一种用形式化方法描述数字电路和系统的语言。利用这种语言，数字电路系统的设计可以从上层到下层（从抽象到具体）逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后，利用电子设计自动化（EDA）工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接下去，再用专用集成电路ASIC或现场可编程门阵列FPGA自动布局布线工具，把网表转换为要实现的具体电路布线结构。目前，这种高层次(

2、high-level-design)的方法已被广泛采用。据统计，目前在美国硅谷约有90%以上的ASIC和FPGA采用硬件描述语言进行设计。早在1980年，因为美国军事工业需要描述电子系统的方法，美国国防部开始进行VHDL的开发。1987年，由IEEE（InstituteofElectricalandElectro-nicsEngineers）将VHDL制定为标准。参考手册为IEEEVHDL语言参考手册标准草案1076/B版，于1987年批准，称为IEEE1076-1987。应当注意，起初VHDL只是作为系统规范的一个标准，而不是为设计而制定的。第二个版本是在1993年制定的，称为VHDL-93

3、，增加了一些新的命令和属性。虽然有“VHDL是一个4亿美元的错误”这样的说法，但VHDL毕竟是1995年以前唯一制订为标准的硬件描述语言，这是它不争的事实和优势；但同时它确实比较麻烦，而且其综合库至今也没有标准化，不具有晶体管开关级的描述能力和模拟设计的描述能力。目前的看法是，对于特大型的系统级数字电路设计，VHDL是较为合适的。实质上，在底层的VHDL设计环境是由VerilogHDL描述的器件库支持的，因此，它们之间的互操作性十分重要。目前，Verilog和VDHL的两个国际组织OVI、VI正在筹划这一工作，准备成立专门的工作组来协调VHDL和VerilogHDL语言的互操作性。OVI也支持

4、不需要翻译，由VHDL到Verilog的自由表达。二、设计要求基本要求：1、24小时计数显示；2、具有校时功能（时，分）；附加要求：1、秒表功能（复位，计时）；三、实验程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCLOCKISPORT(CLK1:INSTD_LOGIC;CLK2:INSTD_LOGIC;R1:INSTD_LOGIC;R2:INSTD_LOGIC;scond:INSTD_LOGIC;HOUR:INSTD_LOGIC;MINI:INSTD_LOGIC;RESET:INST

5、D_LOGIC;DOUT:OUTSTD_LOGIC_VECTOR(6DOWNTO0);CHOICE:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDCLOCK;ARCHITECTUREbehavOFCLOCKISSIGNALLED7:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALSLIP:STD_LOGIC_VECTOR(2DOWNTO0);SIGNALa,b,c,d,e,f,g,h:STD_LOGIC_VECTOR(3DOWNTO0);BEGIN---------------------------------------PROCESS(CLK2)BE

6、GINIFCLK2'EVENTANDCLK2='1'THENIFSLIP<"111"THENSLIP<=SLIP+1;ELSESLIP<="000";ENDIF;CASESLIPISWHEN"000"=>CHOICE<="00000001";LED7<=a;WHEN"001"=>CHOICE<="00000010";LED7<=b;WHEN"010"=>CHOICE<="00000100";LED7<=c;WHEN"011"=>CHOICE<="00001000";LED7<=d;WHEN"100"=>CHOICE<="00010000";LED7<=e;WHEN"101"=>CHOICE<=

7、"00100000";LED7<=f;WHEN"110"=>CHOICE<="01000000";LED7<=g;WHEN"111"=>CHOICE<="10000000";LED7<=h;WHENOTHERS=>CHOICE<="00000001";LED7<=a;ENDCASE;ENDIF;ENDPROCESS;PROCESS(CLK1)BEGINIFCLK1'EVENTANDCLK1='1'