全局时钟复位设计

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1、根据特权和eBoy的设计，我加之以深化，归纳了3中我们会用到的复位与亚稳态问题（1）没有PLL（2）有一个PLL（3）多个PLL具体如下： （1）没有PLL/*********************************************************************FileName         :System_Ctrl*Author            :CrazyBingo*Version           :QuartusII9.1*Date              :2010/12/4*Function            

2、:双锁相环系统异步复位*Description       : *********************************************************************/moduleSystem_Ctrl0(   input        clk,       //FPAG输入时钟信号50MHz   input        rst_n,       //系统复位信号，低有效   output        sys_rst_n   //系统复位信号，低有效);reg   rst_nr1,rst_nr2;always@(posedgeclk

3、ornegedgerst_n)begin   if(!rst_n)   rst_nr1<=0;   else       rst_nr1<=1;endalways@(posedgeclkornegedgerst_n)begin   if(!rst_n)   rst_nr2<=0;   else       rst_nr2<=rst_nr1;endassign   sys_rst_n=rst_nr2;endmodule （2）一个PLL/*********************************************************************

4、FileName         :System_Ctrl*Author            :CrazyBingo*Version           :QuartusII9.1*Date              :2010/12/4*Function            :双锁相环系统异步复位*Description       : *********************************************************************/moduleSystem_Ctrl1(   input        clk,       

5、//FPAG输入时钟信号50MHz   input        rst_n,       //系统复位信号，低有效   output        sys_rst_n,   //系统复位信号，低有效   output        clk_125,   //PLL1输出125MHz时钟   output       clk_65       //PLL2输出65MHz时钟);//----------------------------------------------//PLL复位信号产生，高有效，异步复位，同步释放输出wire   pll_rst;         

6、  //PLL复位信号，高有效reg    rst_r1,rst_r2;       //DFF触发，稳定信号always@(posedgeclkornegedgerst_n)begin   if(!rst_n) rst_r1<=1'b1;   else       rst_r1<=1'b0;endalways@(posedgeclkornegedgerst_n)begin   if(!rst_n)    rst_r2<=1'b1;   else       rst_r2<=rst_r1;endassignpll_rst=rst_r2;//----------------

7、------------------------------//系统复位信号产生，低有效,异步复位，同步释放//等待两个锁相环都输出稳定的时候，系统释放复位wire    locked;           //PLL输出有效标志位，高表示PLL输出有效wire    sysrst_nr0=rst_n&locked;   //系统复位直到PLL有效输出;reg    sysrst_nr1,sysrst_nr2; always@(posedgeclk_125ornegedgesysrst_nr0)begin   if(!sysr