基于vhdlfpga数字频率计设计说明书

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1、基于FPGA的数字系统设计数字频率计设计报告学号：2803201008姓名：刘璐专业：集成电路设计与集成系统实验室：211楼308设计时间：2011.9.26——2011.10.1216一、实验名称数字频率计的设计二、实验地点211楼308三、实验目的和任务(1)了解数字电路设计的基本特点(2)了解数字频率计电路的基本原理(3)基本掌握ISE软件的使用（设计输入、仿真、实现）(4)了解可编程逻辑器件（FPGA）的一般情况(5)基本掌握HDL的使用四、实验内容(1)设计出符合设计要求的解决方案(2)设计出单元电路(3)利用EDA软件对各单元电路及整体电路进行仿真(4)利

2、用EDA软件在ELB电子课程设计实验板实现设计(5)观察实验结果五、项目需用仪器设备名称以及所需主要元器件PC机、EDA教学实验系统一台,带有（SPARTAN-3AXC3S200A芯片,LED管,七段数码管等）的实验板一块,跳线、下载电缆一根,函数发生器。六、实验任务与要求频率测量范围为10Hz～10MHz，用6只数码管以kHz为单位显示测量结果；有三个带锁按键开关(任何时候都只会有一个被按下)用来选择1S、0.1S和0.01S三个闸门时间中的一个；有一个按钮开关用来使频率计复位；有两只LED，一只用来显示闸门的开与闭，另一只当计数器溢出时做溢出指示。数字频率计的相关

3、技术指标如下：1、位数:测量频率通过LED数码管为六位十进制数显示。2、测试频率范围为：10HZ-10MHZ。3、计数器溢出时要有溢出标志over。4、需要有闸门标志gate。5、显示工作方式：a、用BCD七段共阳极数码管显示读数，只有在读数不发生跳变时才是正确的结果。b、采用记忆显示方法，即在一次测试结束时，显示测试结果，此显示值一直保留到下次测量显示数到来，才将上次显示更新。用第二次测试结果，更新显示值。6、要求被测输入信号应是符合数字电路要求的脉冲波。七、VHDL设计环境介绍VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发

4、出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言　　VHDL的英文全写是：VHSIC（VeryHighSpeedIntegratedCircuit）HardwareDescriptionLanguage.翻译成中文就是超高速集成电路硬件描述语言。因此它的应用主要是应用在数字电路的设计中。目前，它在中国的应用多数是用在FPGA/CPLD/EPLD16的设计中。当然在一些实力较为雄厚的单位，它也被用来设计ASIC。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一

5、般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。VHDL主要特点有：（1）功能强大、设计灵活（2）支持广泛、易于修改（3）强大的系统硬件描述能力（4）独立于器件的设计、与工艺无关（5）很强的移植能力（6）易于共享和复用VHDL系统优势：(1)与其他的硬件描述语言相

6、比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。(2)VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。(3)VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。(4)对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL

7、描述设计转变成门级网表。(5)VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。八、实验原理所谓“频率”，就是周期性信号在单位时间(1秒)内变化的次数。若在一定时间内计得这个周期信号变化的次数为N，则其频率可表达为：(1)电子技术器可以严格按公式(1)所表达的频率的定义进行测频，其原理方框图如图1所示：计数器闸门放大整形①②⑤门控电路时基信号发生器④③图1测频原理图首先，把被测信号①(以正弦波为例)通过放大整形电路变成脉冲②(实际上变成方波即可)其重复频率等于被测频率，然后将它加到