数字逻辑软件综合实验报告

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1、数字逻辑软件综合实验实验报告姓名班级学号实验日期年月日4位全加器的设计一、实验目的1、用原理图设计4位全加器。2、掌握调用系统和自定义元件的方法。3、掌握用原理图设计电路的方法。二、实验原理1位全加器可以用两个1位半加器和一个二输入或门组成。1位半加器的具体设计如下图所示：1位全加器的具体设计如下图所示：4位全加器可看作4个1位全加器串行构成，具体连接方法如下图中所示：三、实验内容1、用VHDL语言（原理图）设计4位全加器。7数字逻辑软件综合实验实验报告姓名班级学号实验日期年月日2、对设计的4位全加器进行时序仿真。四、实验结果：1、画出你设计的

2、4位全加器的顶层原理图。2、画出你设计的4位全加器的仿真波形图。7数字逻辑软件综合实验实验报告姓名班级学号实验日期年月日五、实验小结（手写）评价项目所得分数实验报告书写完整□3分□2分□1分其它：分原理图完整正确□3分□2分□1分其它：分仿真结果正确□4分□3分□2分其它：分总分：分日期：年月日签名：7数字逻辑软件综合实验实验报告姓名班级学号实验日期年月日七人表决器的设计一、实验目的1、初步了解VHDL语言。2、学会用VHDL语言的行为描述方式来设计电路。二、实验原理用七个开关作为表决器的7个输入变量，输入变量为逻辑“1”时表示表决者“赞同”；

3、输入变量为逻辑“0”时，表示表决者“不赞同”。输出逻辑“1”时，表示表决“通过”；输出逻辑“0”时，表示表决“不通过”。当表决器的七个输入变量中有4个以上（含4个）为“1”时，则表决器输出为“1”；否则为“0”。七人表决器设计方案很多，比如用多个全加器采用组合电路实现。用VHDL语言设计七人表决器时，也有多种选择。我们可以用结构描述的方式用多个全加器来实现电路，也可以用行为描述。采用行为描述时，可用一变量来表示选举通过的总人数。当选举人大于或等于4时为通过，绿灯亮；反之不通过时，黄灯亮。描述时，只须检查每一个输入的状态（通过为“1”，不通过为“

4、0”），并将这些状态值相加，判断状态值和即可选择输出。三、实验内容1、用VHDL语言设计七人表决器（VHDL程序代码可附在实验报告后面）。2、下载并验证结果。四、实验结果1、画出你设计的七人表决器的仿真波形图。7数字逻辑软件综合实验实验报告姓名班级学号实验日期年月日2、简单描述你设计的七人表决器下载到试验箱上的结果。（手写）五、实验小结（手写）评价项目所得分数报告完整正确□3分□2分□1分其它：分程序正确□3分□2分□1分其它：分结果正确□4分□3分□2分其它：分总分：分日期：年月日签名：7数字逻辑软件综合实验实验报告姓名班级学号实验日期年月日

5、英语字母显示电路设计一、实验目的1、实现十六进制计数显示。2、实现常见英语字母显示。二、实验原理用数码管除了可以显示0～9的阿拉伯数字外，还可以显示一些英语字母。数码管由7段显示输出，利用7个位的组合输出，就可以形成26个英语字母的对应显示，如下表所示：段字母abcdefgA1110111B0011111C1001110D1111101E1001111F1001111H0110111P1100111L0001110三、实验内容1、用VHDL语言编写一个简单的0～F轮换显示的十六进制计数器电路程序（VHDL程序代码可附在实验报告后面）。2、锁定引

6、脚并下载验证结果。四、实验结果1、画出仿真波形图。7数字逻辑软件综合实验实验报告姓名班级学号实验日期年月日2、简单描述你设计的电路下载到试验箱上的结果。（手写）五、实验小结（手写）评价项目所得分数报告完整正确□3分□2分□1分其它：分程序正确□3分□2分□1分其它：分结果正确□4分□3分□2分其它：分总分：分日期：年月日签名：7