数字逻辑实验报告79777new

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1、烟台大学计算机与控制工程学院数字逻辑课程设计报告设计题目：多功能数字电子钟设计姓名：赵孟伟赵洁所学专业：软件工程班级：计133-1指导教师：沈春华日期：2014.06.26一．设计内容41.设计要求4二．设计方案即总体功能4三．各部分具体设计51．显示模块5（1）.秒部分5（２）.分钟部分7（３）小时部分9（４）模八部分11（５）八选一部分12（６）时钟显示部分14２．校时模块15（１）按键校正按键的设置15（２）按键控制时分秒17四．程序20五．总结21一．设计内容1.设计要求（1）具有以24小时制计时的功能。（

2、2）以24小时显示的功能。（3）具有校时的功能（4）设计精度为1S。二．设计方案即总体功能系统输入：系统状态及校时，时钟信号CLK,采用1024HZ，输入信号有按键K1，K2,K3产生，分别用来改变时分秒的大小。系统输出：七段数码管显示时分秒输出。七段数码管显示时分秒分频器时分秒K1K2K3按键控制三．各部分具体设计1．显示模块（1）.秒部分时钟CLK需要1HZ，但输入的时钟信号为1024HZ，所以我们用到了分频器来改变频率的大小，达到我们所需要的频率1HZ时才输出。生成的器件图如下：VHDL程序代码如下：libr

3、aryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitymiaoisport(clk,en,clr:instd_logic;m1,m0:outstd_logic_vector(3downto0);———m1,m0高低位co:outstd_logic);————co进位endmiao;architecturemofmiaoissignalcnt1,cnt0:std_logic_vector(3downto0);beginproce

4、ss(clk)beginif(clr='0')thencnt0<="0000";cnt1<="0000";elsif(clk'eventandclk='1')thenifen='1'thenifcnt1="0101"andcnt0="1001"then到59时产生进位co<='1';cnt0<="0000";cnt1<="0000";elsifcnt0<"1001"thencnt0<=(cnt0+1);elsecnt0<="0000";cnt1<=cnt1+1;co<='0';endif;endif;endif;m

5、1<=cnt1;m0<=cnt0;endprocess;endm;仿真得到下图：（２）.分钟部分当秒满59时产生一个进位信号，通过CO传给分钟，使得分钟加一。分钟为60进制，分钟到达59时产生进位一，传给时。生成的器件图如下：VHDL语言代码如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityfenzhongisport(clk,en:instd_logic;f1,f0:outstd_logic_vector(

6、3downto0);————f1,f0高低位co:outstd_logic);——-CO进位endfenzhong;architecturefoffenzhongisSIGNALcnt1,cnt0:std_logic_vector(3downto0);beginprocess(clk)beginif(clk'eventandclk='1')thenifen='1'thenifcnt1="0101"andcnt0="1001"then————分钟从00到59，到59时产生进位信号，传给COco<='1';cnt0<=

7、"0000";cnt1<="0000";elsifcnt0<"1001"thencnt0<=(cnt0+1);elsecnt0<="0000";cnt1<=cnt1+1;co<='0';endif;endif;endif;f1<=cnt1;f0<=cnt0;endprocess;endf;仿真得到下图：（３）小时部分小时接受分钟传来的进位信号，加一。小时为24进制，所以从00到23循环，23后变为00，以此循环计时。器件图如下：VHDL语言代码如下：libraryieee;useieee.std_logic_116

8、4.all;useieee.std_logic_unsigned.all;entityxiaoshiisport(clk,en:instd_logic;a1,a0:outstd_logic_vector(3downto0));endxiaoshi;architecturebehaofxiaoshiissignalcnt1,cnt0:std_logic_vec