quartus实验讲义new

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1、数字电路与逻辑设计实验指导书实验一Quartus软件的基本操作一、实验内容1．熟悉Quartus软件的基本操作，了解各种设计方法（原理图设计、文本设计、波形设计）2．用逻辑图和VHDL语言设计一个异或门。二、电路要求1．进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可上机操作。2．预习报告内容有：异或门的逻辑图；用VHDL语言设计异或门；3．实验结束前，要填写实验卡，将异或门的仿真波形画在实验卡上。三、电路功能介绍异或门（XOR）用途：异或门是一种用途广泛的门电路。典型应用是作为加法器的单元电路。逻辑图真值

2、表ABOUT00001110111025VHDL程序数据流描述：波形图25实验二素数检测器的设计与仿真一、实验内容用逻辑图和VHDL语言设计素数检测器。二、电路要求1．进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可上机操作。2．预习报告内容有：素数检测器的逻辑图；用VHDL语言设计素数检测器，用尽量多的方法来描述；3．实验结束前，要填写实验卡，将以上2种电路的仿真波形画在实验卡上。三、电路功能介绍对于4位输入组合N＝N3N2N1N0，当N＝1、2、3、5、7、11、13时该函数输出为1，其他情况输出为0”

3、逻辑图四位素数检测器的标准和设计25四位素数检测器最小化后的设计真值表VHDL程序参考教材实验三三态门，OC门的设计与仿真一、实验内容1．用逻辑图和VHDL语言设计三态门，三态门的使能端对低电平有效。2．用逻辑图和VHDL语言设计一个OC门（集电极开路门）。二、电路要求1．进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可上机操作。2．预习报告内容有：三态门、OC门的逻辑图；用VHDL语言设计三态门、OC门，用尽量多的方法来描述；3．实验结束前，要填写实验卡，将以上2种电路的仿真波形画在实验卡上。三、电路功能

4、介绍1．三态门，又名三态缓冲器（Tri-StateBuffer）用途：用在总线传输上，有效而又灵活地控制多组数据在总线上通行，起着交通信号灯的作用。逻辑图25真值表ENAOUT00Hi-Z01Hi-Z10011025VHDL程序行为描述：结构体描述：25波形图2．OC门，又名集电极开路门（opndrn）用途：集电极开路门（OC门）是一种用途广泛的门电路。典型应用是可以实现线与的功能。逻辑图真值表AB001Hi-ZVHDL程序行为描述：25结构体描述：波形图2525实验四加法器的设计与仿真一、实验内容1．用逻辑图和VHDL

5、语言设计全加器；2．利用设计的全加器组成串行加法器；3．用逻辑图和VHDL语言设计并行加法器。二、电路要求1．进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可上机操作。2．预习报告内容有：全加器的逻辑图；用VHDL语言设计全加器；3．实验结束前，要填写实验卡，将以上3种电路的仿真波形画在实验卡上。三、电路功能介绍1．全加器用途：实现一位全加操作逻辑图真值表XYCINSCOUT000000011001010250110110010101011100111111VHDL程序数据流描述：波形图252．四位串行加法

6、器逻辑图波形图253．74283：4位先行进位全加器（4-BitFullAdder）逻辑框图逻辑功能表注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：[A1/A3]对应的列取值相同，结果和值[Σ1/Σ3]对应的运算是Σ1=A1+B1和Σ3=A3+B3。请自行验证一下。2、C2是低两位相加产生的半进位，C4是高两位相加后产生的进位输出，C0是低位级加法器向本级加法器的进位输入。25实验五译码器与编码器的设计与仿真一、实验内容1．参照芯片74LS138的电路结构，用逻辑图和VHDL语言设计3-8译码器；2

7、．参照芯片74LS148的电路结构，用逻辑图和VHDL语言设计8-3优先编码器。二、实验要求1．进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可上机操作。2．预习报告内容有:8-3编码器、3-8译码器的逻辑表达式；8-3编码器、3-8译码器的逻辑图；用VHDL语言设计8-3编码器、3-8译码器。3．实验结束前，要填写实验卡，将以上2种电路的仿真波形画在实验卡上。三、电路功能介绍1．74148：8-3优先编码器（8to3PriorityEncoder）用途：将各种输入信号转换成一组二进制代码，使得计算机可以识

8、别这一信号的作用。键盘里就有大家天天打交道的编码器，当你敲击按键时，被敲击的按键被键盘里的编码器编码成计算机能够识别的ASCII码。译码器与编码器的功能正好相反。逻辑框图25逻辑功能表INPUTSOUTPUTSEN0N 1N  2N 3N 4N 5N 6N 7N A2  A1 A0EOGS1×  ×××××××1