EDA技术实验指导书new_Quartus2

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1、EDA技术实验手册及程序代码物理与信息工程学院学号：111000228姓名：汪艺彬注意事项1、本实验手册是为了配合《EDA技术实用教程》，作为本课程实验环节的补充指导而编制。2、实验中涉及的QuartusII软件的使用请参考《EDA技术实用教程》中有关章节。3、手册中所有的虚线空白框，都留出來作为实验记录Z用，每个实验完成后，应按照实验内容的要求将实验结果记入框中。4、每个实验后面都附有一道思考题，完成实验内容后可以作为更进一步的练习。5、每次实验后将手册相关部分（完成实验结果记录）和实验源代码Cvhd文件）一起，作为实验报告

2、上交。6、课程结束后请将所有报告按顺序加封面装订好上交，作为实验部分成绩计入总成绩。实验一利用原理图输入法设计4位全加器一、实验目的：熟悉如何在QuartusII集成环境下利用原理图输入设计简单组合逻辑电路，掌握层次化的电路设计方法。二、实验原理：一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的进位输入信号cin相接。三、实验内容：1.QuartusTT软件的熟悉熟悉QuartusII环境下原理图的设计方法和流程，可参考课木5.4节的内容,重点掌握层次

3、化的设计方法。2.设计1位全加器原理图设计的原理图如卜•所示(1)生成新的空门原理图，作为4位全加器设计输入(2)利用已经生成的1位全加器作为电路单元，设计4位全加器的原理图，如卜•所示4、设计一个超両进位4位全加器以上设计的全加器是基于串行进位的结构，高位的进位输入必须等待低位的运算结果，造成较长的延时。通过对进位位进行超前运算，可以缩短这部分的延时。在已冇1位全加器的基础上设计一个具冇超前进位结构的4位全加器，原理图如卜•所示5、完成设计流程（1）在QuartusII环境下对以上设计电路按照教材5・1节的流程进行编译，排除

4、错误，生成最终配置文件。（2）对结果进行吋序仿真，观察设计的正确性（注意观察时序仿真波形中引入的延时），如有错误应改止电路，并重新执行整个流程，直到得到止确的仿真结果。四、思考题1、你在原理图设计中使用的是哪一个库里面的元件，是否还有其他库可用，有什么不同？请试着用另外一个库重复以上的设计内容。2、试用QuartusIIH的时序分析器（教材11.3.7〜11.3.8）分析两种进位结构的4位全加器的时序，给岀数据对比，说明两者之间的性能差异。VIIDI,语旬构建半加器］ib_adder1File—>Create/Update->

5、symbolfi1es把之前的半加器分装成节点2、New->block文件->1出i原理图右键lnsert->symbol在project0录下有生成的加点直接添加后连线3^根据原理图画好全加器后封装lib_fadder4、新建lib_4adder工程ifflj图->assignment->Pins设置对应设置实验设备屮的引脚-〉也可以New->wave来仿真波形->最后下载startprogrammer方框打钩实验二简单组合电路的设计一、实验目的：熟悉QuartusII境下以VHDL作为输入的设计全过程。学习简单组合电路的设

6、计、多层次电路设计、仿真和实际硬件电路测试的方法。二、实验原理VHDL硬件描述语言是一种可以从多个层次上对数字逻辑电路进行建模的国际标准（IEEE）,木次实验是用VHDL设计一个简单的数字组合逻辑电路，并结合QuartusII环境和实验电路进行硕件测试。三、实验内容：1）根据实验一中一位全加器的电路原理图，改用VIIDL语言文木输入方法，设计一位全加器，要求采用结构化的描述方法。设计完成后，利用QuartusII集成环境进行吋序分析、仿真，记录仿真波形和吋序分析数据。19.675n$<

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9、at-14.82nsStartEnd/dueat19.68ns)ps800ns160.0ns240.0ns320.0ns400.0ns480.0ns560.0ns640.0ns720.0ns800.0ns880.(19.675nsLAOAOAOAOiNHTFTTn::j!!II!!j1"TTTT1「「1：：：：HH「2）用VHDL语言设计一个四选一数据选择器电路。要求先设计一个二选一数据选择器mux21,然后利用元件例化语句设计四选一数据选择器mux41,同样请给出时序分析数据和仿真结果。NameValu9.E/yaAV.y•

10、V.Y5/・Y9.5JXISklk2k3k4syAAAABB:00)(01)C10x1•■'皿m■■「・「・3）硬件测试（选用器件EPF10K10Pin84）管脚锁定：四选一数据选择器alPI02330SW1a0PI02435SW2d3PI02738SW5d2PI02839S