《数字系统vhdl设计》实验指导书new

《《数字系统vhdl设计》实验指导书new》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、《数字系统VHDL设计》实验指导书主编张广忠丁黎明审核蔡静之校对杨艺北方民族大学电气信息工程学院二○○八年九月目录第一章EDA实验系统使用说明…………………………………………….1§1-1GW48-CK教学实验系统原理与使用介绍…………………………………………1§1-2实验电路结构图………………………………………………………………6§1-3GW48-CK系统结构图信号名与芯片引脚对照表………………………………….17第二章实验项目………………………………………………………………21实验一熟悉MAX+PLUSⅡ设计环境…………………………………………21实验二原理图输入设计8位加法器……………

2、…………………………28实验三简单组合和时序电路VHDL设计………………………………...36实验四含有控制信号的计数器VHDL设计……………………………..37实验五数码显示电路的VHDL设计……………………………………..38实验六状态机设计ADC0809采样控制电路…………………………….40附录：实验系统目标板上EPF10K10LC84管脚图……………………………………43第一章EDA实验系统使用说明第一节GW48-CK教学实验系统原理与使用介绍一、GW48-CK系统使用注意事项1、闲置不用GW48-CKEDA系统时，关闭电源，拔下电源插头！2、在实验中，当选中某种模式后，要按一下复

3、位键，以使系统正式进入该模式工作。3、换目标芯片时要特别注意，不要插反或插错，也不要带电插拔，确信插对后才能开电源。其它接插口都可带电插拔。4、若进行DAC0832接口实验，需自行提供-/+12V电源，接入时，请特别注意极性！5、系统板上的空插座是为单片机AT89C2051准备的，除非进行单片机与FPGA/CPLD的接口实验和开发，平时在此座上不允许插有任何器件，以免与系统上的其它电路发生冲突。单片机与系统的连接情况可参阅以下的附图2-13。该单片机和相应的编程器需自备或另购。6、对CPLD（如1032E/1048C、95108或7128S等）下载时。最好将系统的电路“模式”切换到“b”，以

4、便使工作电压尽可能接近5V。GW48系统目标板插座引脚信号图7、最好通过对PC机的CMOS的设置，将打印机口的输入输出模式改成“EPP”模式。二、系统工作原理附表1-1在线编程坐各引脚与不同PLD公司器件编程下载接口说明PLD公司LATTICEALTERA/ATMELXILINXVANTIS编程座引脚IspLSICPLDFPGACPLDFPGACPLDTCK(1)SCLKTCKDCLKTCKCCLKTCKTDO(3)MODETDOCONF_DONETDODONETMSTMS(5)ISPENTMSnCONFIGTMS/PROGRAMENABLEnSTA(7)SDOnSTATUSTDOTDI(9

5、)SDITDIDATA0TDIDINTDISEL0GNDVCC*VCC*GNDGNDVCC*SEL1GNDVCC*VCC*VCC*VCC*GND注：VCC旁的*号对混合电压FPGA/CPLD，应该是VCCIO附图1-1为GW48-CK型EDA实验开发系统的功能结构模块图，附图1-2为其板面结构图功能结构模块图。图中所示的各主要功能模块对应于附图1-1的器件位置恰好处于目标芯片适配座B2的下方，由一微控制器担任。其各模块的功能分述如下（这部分内容可选看或不看）：（1)BL1：实验或开发所需的各类基本信号发生模块。其中包括最多至8通道的单次脉冲信号发生器、高低电平信号发生器、BCD码或16进制码

6、（8421码）信号发生器。所有这些信号的发生主要由BL6主控单元产生，并受控于系统板上的8个控制键。（2)BL5：CPLD/FPGA输出信息显示模块，其中包括直通非译码显示、BCD七段译码显示、16进制全码七段译码显示、两组8位发光管显示、16进制输入信号显示指示、声响信号指示等。同样，所有这些显示形式及形式的变换皆由BL6转换和独立控制。附图1-1、GW48实验/开发系统功能结构图（3）在BL6的监控程序中安排了多达12种形式各异的信息矢量分布，即“电路重构软配置”。由此可见，虽然GW48系统从硬件结构上看，是一个完全固定下来的实验系统，但其功能结构却等同于12套实验接口迥异的实验系统（参

7、见第二节）。（4)BL3：此模块主要是由一目标芯片适配座以及上面的CPLD/FPGA目标芯片和编程下载电路构成。通过更换目标板，就能对多种目标芯片进行实验。（5)BL6使GW48系统的应用结构灵活多变，实际应用中，该模块自动读取BL7的选择信息，以确定信息矢量分布。实验前，可根据实验类型，以及所需的CPLD/FPGA目标芯片的I/O接口位置，从14张实验电路结构图（第二节）中找到相适应的实验系统功能结构，并将