数字逻辑与数字系统第三章答案

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1、第三章时序逻辑1.写出触发器的次态方程，并根据已给波形画出输出Q的波形。解：2.说明由RS触发器组成的防抖动电路的工作原理，画出对应输入输出波形解：3.已知JK信号如图，请画出负边沿JK触发器的输出波形（设触发器的初态为0）4.写出下图所示个触发器次态方程，指出CP脉冲到来时，触发器置“1”的条件。解：（1），若使触发器置“1”，则A、B取值相异。（2），若使触发器置“1”，则A、B、C、D取值为奇数个1。1）3）5.写出各触发器的次态方程，并按所给的CP信号，画出各触发器的输出波形（设初态为0）解：6.设计实现8位数据的串行→并行转换器。74LS373&74LS299M03CRXSRG

2、1G2S0S1SLCRA/QAB/QBD/QDC/QCE/QEF/QFG/QGH/QHQAQHD7D6D5D4D3D2D1D0QAQBQDQCQEQFQGQHEN1C22DQCPCGOE7.分析下图所示同步计数电路解：先写出激励方程，然后求得状态方程得真值表：状态图如下：该计数器是五进制计数器，可以自启动。8.作出状态转移表和状态图，确定其输出序列。解：求得状态方程如下得状态图：故输出序列为：000119.用D触发器构成按循环码(000→001→011→111→101→100→000)规律工作的六进制同步计数器解：先列出真值表，然后求得激励方程PSNS输出N000001000101100

3、111110111101010110001000001化简得：得D触发器的激励方程：Q2Q010220Q1DDCPZ逻辑电路图如下：10.用D触发器设计3位二进制加法计数器，并画出波形图。解:真值表如下Q2nQ1nQ0nQ2n+1Q2n+1Q0n+1000001010011100101110111001010011100101110111000建立激励方程：11.用下图所示的电路结构构成五路脉冲分配器，试分别用简与非门电路及74LS138集成译码器构成这个译码器，并画出连线图。解：先写出激励方程，然后求得状态方程得真值表得状态图若用与非门实现，译码器输出端的逻辑函数为：若用译码器74LS

4、138实现,译码器输出端的逻辑函数为：12若将下图接成12进制加法器，预置值应为多少？画出状态图及输出波形图。解：预置值应C=0，B＝1，A＝1。13.分析下图所示同步时序逻辑电路，作出状态转移表和状态图，说明它是Mealy型电路还是Moore型电路以及电路的功能。解：电路的状态方程和输出方程为：该电路是Moore型电路。当X=0时，电路为模4加法计数器；当X=1时，电路为模4减法计数器14.分析下图所示同步时序逻辑电路，作出状态转移表和状态图，说明这个电路能对何种序列进行检测？解：电路的状态方程和输出方程为：得电路状态转移表、状态图如下：由此可见，凡输入序列“110”,输出就为“1”。

5、15.作“101”序列信号检测器的状态表，凡收到输入序列101时，输出为1；并规定检测的101序列不重叠。解：根据题意分析，输入为二进制序列x，输出为Z；且电路应具有3个状态：S0、S1、S2。列状态图和状态表如下：S0S0S00/01/10/00/01/01/0S1/0S1/0S0/1X=1X=0S0/0S2/0S0/0S0S1S2NS/ZPS16.某计数器的波形如图示。解：（1）确定计数器的状态计数器循环中有7个状态。（2）真值表如下Q3nQ2nQ1nQ3n+1Q2n+1Q1n+1000001010011100101110111φφφ011101111010001100110（3）得

6、状态方程、激励方程17.对状态表进行编码，并做出状态转移表，用D触发器和与非门实现。解：｛B,F｝，｛D,E｝为等价状态，化简后的状态表为PSNS,ZX=0X=1ABCDC,1B,0C,1D,0D,1C,1A,0C,0若状态编码A=00，B＝01，C=10，D=11，则电路的状态方程和输出方程为18.某时序机状态图如下图所示。请用“一对一法”设计其电路解：19．某时序机状态图如下所示，用“计数器法”设计该电路解：若编码为：S0=00S1=01S2=11S3=10：则次态方程为：