课程设计：四路抢答器

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1、西安文理学院物理与机械电子工程学院课程设计报告专业班级10级电子信息工程2班课程CPLD/FPGA技术及应用题目四路抢答器学号08101100219姓名李斌同组人王景成绩2013年6月一、设计目的（1）熟练掌握EDA工具软件QuartusII的使用；（2）熟练用VHDL硬件描述语言描述数字电路；（3）学会使用VHDL进行大规模集成电路设计；（4）学会用CPLDFPGA使用系统硬件验证电路设计的正确性；（5）初步掌握EDA技术并具备一定的可编程逻辑芯片的开发能力。二、系统总体设计（1）设计要求：设计一个可以容纳四组参赛队进行比赛的电

2、子抢答器，具体要求如下：1、具有抢答信号的鉴别和锁存功能。主持人发出抢答指令后，若有参赛者按抢答器，则该组指示灯亮，并显示抢答者的组别。同时，电路处于自锁存状态，其他组的抢答器不起作用。2、具有计时功能。设每题答题时间为20秒，在主持人对抢答组别进行确认后，抢答者开始答题。此时，显示器开始倒计时，计到0时停止，同时超时LED闪烁五下表示超时警报。若抢答者在规定的时间内回答完问题，主持人给出计时停止信号，超时LED不闪烁。3、具有计分功能（0~9分）。在初始状态时，主持人可以给4组设置初始分值。每组抢答完毕后，由主持人打分，答对一次加

3、2分，答错一次减1分。扩展功能参考：具有犯规设置电路。对提前抢答者和超时抢答者，给予鸣喇叭警示，并显示犯规组别。数码管显示布局如下：（2）设计原理及思路：将该任务分成八个模块进行设计，分别为：倒计时模块、分频模块、判断模块、时钟模块、记分模块、加1模块、显示译码模块等组成，最后是顶层文件工程。17抢答鉴别及锁存分频计数计分器数码管显示数码管显示系统组成框图三、详细设计（1）、时钟时钟模块libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE

4、.STD_LOGIC_UNSIGNED.ALL;entityf01msisPort(CLK:instd_logic;CP:outstd_logic);endf01ms;architectureBehavioraloff01msissignala:integerrange0to500;beginprocess(CLK)beginif(CLK'eventandCLK='1')thenifa=499thena<=0;elsea<=a+1;endif;17caseaiswhen0to249=>CP<='1';when250to499=>CP

5、<='0';whenothers=>CP<='Z';endcase;endif;endprocess;endBehavioral;封装图：（2）、抢答判断libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitypanduanisPort(CLR:inSTD_LOGIC;EN:inSTD_LOGIC;A,B,C,D:inSTD_LOGIC;LEDA:outSTD_LOGIC;LEDB:

6、outSTD_LOGIC;LEDC:outSTD_LOGIC;LEDD:outSTD_LOGIC;FALSE:outSTD_LOGIC_VECTOR(3downto0);Q:outSTD_LOGIC_VECTOR(3downto0));endpanduan;architectureaofpanduanis17signaltmp:std_logic_vector(3downto0);signaltag:std_logic;begintmp<=a&b&c&d;process(CLR,en,a,b,c,d,tmp)beginifclr='

7、1'thenq<="0000";LEDA<='0';LEDB<='0';LEDC<='0';LEDD<='0';FALSE<="0000";TAG<='0';ELSIFEN='0'THENIFA='1'THENFALSE(3)<='1';ENDIF;IFB='1'THENFALSE(2)<='1';ENDIF;IFC='1'THENFALSE(1)<='1';ENDIF;IFD='1'THENFALSE(0)<='1';ENDIF;ELSEFALSE<="0000";IFTAG='0'THEN17IFTMP="1000"THENLE

8、DA<='1';LEDB<='0';LEDC<='0';LEDD<='0';Q<="1000";TAG<='1';ELSIFTMP="0100"THENLEDA<='0';LEDB<='1';LEDC<='0';LEDD<='0';Q