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时间:2018-09-18
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1、数字逻辑专题实验数字逻辑实验报告10/10数字逻辑专题实验实验三、综合实验电路一、实验目的:通过一个综合性实验项目的设计与实现,进一步加深理论教学与实验软硬件平台的实践训练,为设计性实验做好充分准备。二、实验原理:根据要求的简单设计性的电路设计实验,应用基本器件与MSI按照电路设计步骤搭建出初级电路;设计型、综合型的较复杂实验电路三、实验设备与器件:主机与实验箱四、实验内容:(1)实验任务:根据所学习的器件,按照电路开发步骤搭建一个时钟,要求实现的基本功能有计时功能、校对时间功能、整点报时、秒表等功能。(2)实验任务分析:完成该数字时
2、钟,采用同步时序电路,对于计时的的功能,由于时间的秒分时的进位分别是60、60、24,所以可以应用74LS163计数器分别设计2个模60计数器以及一个模24计数器,那么需要有7个秒输出,7个分输出,6个小时的输出;对于校对时间的功能,由74LS163的特性可知,当该器件处于工作状态时,每来一个CLK脉冲,计数值加1,所以可以手动控制给CLK脉冲,来进行时间的校对;对于整点报时功能,可以采用一个比较电路,当时间的分秒数值全部为零时,那么此时可以接通报时装置,可以在电路中设置报时的的时间;对于秒表功能,有两种方案,可以单独重新设计一个秒表
3、装置,采用模100计数器以及两个模60计数器,可以进行优化,使用原先的两个模60计数器,这样可以简化电路,是电路简洁。(3)实验设计流程:10/10数字逻辑专题实验(4)输入输出表:(5)各个功能模块的实现:A、计时功能模块的实现(电路图及说明)秒表部分及说明10/10数字逻辑专题实验说明:该部分是实现功能正常计时中的秒部分的计时工作。如图所示,图中采用两个74LS163来做一个模60计时器,计数的起止范围是0~59,(第一个74LS163采用模10计数,起止为0~9,第二个74LS163的计数起止范围是0~5),两个器件采用级联方式
4、,用预置位方法实现跳转;该部分有7个秒输出,接到BCD译码显示器。注解:第一个163器件:LDN端统一接到清零端ABCD端接地ENP端接到VCC高电平ENT接高电平VCC第二个163器件:LDN端统一接到清零端ABCD端接地ENP端接到VCC高电平ENT接高电平第一个163的预置位段分钟部分以及说明:10/10数字逻辑专题实验说明:该部分是实现功能正常计时中的分部分的计时工作。如图所示,图中采用两个74LS163来做一个模60计时器,计数的起止范围是0~59,(第一个74LS163采用模10计数,起止为0~9,第二个74LS163的计
5、数起止范围是0~5),两个器件采用级联方式,用预置位方法实现跳转;该部分有7个分输出,接到BCD译码显示器。注解:该时钟的六个74LS163是级联的,当秒要进位时,此时分钟的163器件的ENT使能端为有效,计数加1.第一个74LS163接线说明:LDN端统一接到清零端ABCD端接地ENP端接到VCC高电平ENT接到秒向分钟进位判断端第二个163器件:LDN端统一接到清零端ABCD端接地ENP端接到VCC高电平ENT接分钟的第一个163的进位判断预置位端小时部分以及说明:10/10数字逻辑专题实验说明:该部分是实现功能正常计时中的分部分
6、的计时工作。如图所示,图中采用两个74LS163来做一个模60计时器,计数的起止范围是0~59,(第一个74LS163采用模10计数,起止为0~9,第二个74LS163的计数起止范围是0~2),两个器件采用级联方式,用预置位方法实现跳转;该部分有6个分输出,接到BCD译码显示器。注释:LDN端统一接到清零端ABCD端接地ENP端接到VCC高电平ENT接到分钟向小时进位的预置位判断端第二个163器件:LDN端统一接到清零端ABCD端接地ENP端接到VCC高电平ENT接小时一个163的进位判断预置位端B、校对时间部分说明:电路图及相关说明
7、:10/10数字逻辑专题实验说明:图中的VCMP、VCHP、MP、HP这四个输入操作端即是进行时间校对的操作端口。当进行校对时间的时候,先把将CRL置于低电平,使表停止工作,(及把分与时的CLK断开),然后VCMP以及VCHP输入高电平,使74LS163正常工作,最后手动给以mp以及hp脉冲,让分的部分以及小时的部分每次加1.C、整点报时部分:电路图及相关说明:说明:10/10数字逻辑专题实验(由于不能完全截屏,所以只把最后实现的一部分的图给显示)当整点报时时,要求响铃时间为不少于5秒,那么为简洁起见,可以使其响铃8秒。判断依据:当整
8、点时,此时所有的分钟以及秒的为全部为零,由于正常计时的时候,接频率为1hz的脉冲,所以当秒的os4,os5,os6,os7以及om1,om2,om3,om4om5,om6,om7全部为零时,此时响铃即可。而且此时响铃的时
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