4位十进制频率计设计

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1、一、实验目的1.利用在quartusii中用VHDL设计一个4位十进制频率计；2.了解且掌握频率计各模块的设计方法和复杂数字系统的设计方法。二、实验原理根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的脉冲计数允许信号，1秒计数结束后，计数值（即所测信号频率）锁入锁存器，并为下一次测频作准备，即将计数器清零。三、实验内容根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的脉冲计数允许信号，1秒计数结束后，计数值（即所测信号频率）锁入锁存器，并为下一次测频作准备，即将计数器清零。四、实验步骤用VHDL硬件描述语言进行模块电路的设计（1）10

2、进制计数器建立十进制计数器模块图如图1图1仿真波形图如图2：图2ena为高电平时，允许计数，当rst为高电平时重新开始计数，输出为9时自动进位。（2）4位10进计数器建立4位十进制计数器模块图如图3图3波形图如图4图4如图所示，当rst为高电平时重新开始计数，当有上升沿高电平时输出自动加一，直到9999.（3）16位锁存器建立锁存器模块图如图5图5波形图如图6图6Ena为高电平时候，允许数据锁存（4）LED控制模块建立LED控制模块图图7图7仿真波形图如图8图8如图8所示，D为4时候，A输出为1100110，D为0时候，A输出为0111111，即为控制LED各管的显示电平（5）控

3、制模块控制分频的模块图图9图9仿真波形图如图10图9（6）顶层模块语句仿真波形输入CLK为1HZ脉冲，FX为3HZ时钟信号。根据程序设计，每七位对应一个数码管，从高到低排列即为（0111111）（0111111）（0111111）（0111111），数码管显示10进制数为0000结果分析：FX若改为10HZ时钟信号将实现数码管显示10进制数。四、实验总结（1）从原理图来看，原理图可以分四个模块：十进制计数器，控制模块，锁存器，译码器输出模块。（2）通过此次实验设计了一个4位十进制频率计了解且掌握频率计各模块的设计方法和复杂数字系统的设计方法。