2015年北京邮电大学数电实验报告

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1、数字电路与逻辑设计实验报告专业：通信工程班级：2013211123姓名：学号：班内序号：指导老师：实验一：QuartusⅡ原理图输入法设计与实现实验目的：(1)熟悉用QuartusⅡ原理图输入法进行电路设计和仿真；(2)掌握QuartusⅡ图形模块单元的生成与调用；(3)熟悉实验板的使用。实验内容：(1)用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元；(2)用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号；(3)用3线-8线译码器(74LS138)和逻辑门设

2、计实现函数F=,仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。原理图及仿真波形图：(1)半加器原理图：仿真波形图：分析：S=ab；C=ab其中a,b为输入端，C为进位端，S为本位和，当ab=‘00’‘01’‘10’时不用进位，故C=‘0’，当ab=‘11’时需要进位使得C=‘1’，S=‘0’。(2)全加器原理图：仿真波形图：18分析：Si=AiBiCi-1；Ci=AiBi+Ci-1(AiBi)全加器与半加器的不同在于，全加器需要考虑低位的进位，而半加器不需要。因而对于全加器，Ai、Bi为加数和被加数，Ci-1为低位的进位，Ci为进位，S

3、i为本位和，实质上相当于Ai+Bi+Ci-1，满2进1，Ci为进位，Si为本位和。(3)译码器原理图：仿真波形图：分析：又有要实现的功能为F=,又根据74LS138的使用原理可得图示的连接方法。实验二：用VHDL设计与实现组合逻辑电路实验目的：(1)熟悉用VHDL语言设计组合逻辑电路的方法；(2)熟悉用QuartusⅡ文本输入法进行电路设计；(3)熟悉不同的编码及其之间的转换。实验内容：(1)用VHDL语言设计实现一个共阴极7段数码管译码器，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，7段数码管显示输出信号；(2)用VHDL语言设计实现一个8421码转换为余

4、3码的代码转换器，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号；(3)用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个‘1’时，输出为‘1’，否则输出为‘0’，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。VHDL代码及仿真波形图：18(1)数码管译码器VHDL代码：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYseg7_1ISPORT(a:INSTD_LOGIC_VECTOR(3downto0);b:OUTSTD_LOGIC_VECTOR(6

5、downto0));endseg7_1;ARCHITECTUREseg7_1_archOFseg7_1ISBEGINPROCESS(a)BEGINCASEaISWHEN"0000"=>b<="1111110";--0WHEN"0001"=>b<="0110000";--1WHEN"0010"=>b<="1101101";--2WHEN"0011"=>b<="1111001";--3WHEN"0100"=>b<="0110011";--4WHEN"0101"=>b<="1011011";--5WHEN"0110"=>b<="1011111";--6WHEN"0111"=>b<="

6、1110000";--7WHEN"1000"=>b<="1111111";--8WHEN"1001"=>b<="1111011";--9WHENOTHERS=>b<="0000000";ENDCASE;ENDPROCESS;END;仿真波形图：18分析：数码管译码器主要运用case语句，将每一种情况罗列出来，而仿真波形图既是每一种情况的一种直观体现(2)8421码转换为余3码的代码转换器VHDL代码：libraryieee;useieee.std_logic_1164.all;entityTWOisport(a:instd_logic_vector(3downto0);b:ou

7、tstd_logic_vector(3downto0));endTWO;architectureTWO_archofTWOisbeginprocess(a)begincaseaiswhen"0000"=>b<="0011";--0when"0001"=>b<="0100";--1when"0010"=>b<="0101";--2when"0011"=>b<="0110";--3when"0100"=>b<="0111";--4when"0101"=>b<="1000";--5when"011