8-4扩展汉明译码器 (3)1

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1、（8,4）扩展汉明译码器的设计与实现学院：通信工程学院班级：01072班组员：01072035刘吉龙01072043雒燕柯01072045贾磊（8,4）扩展汉明译码器的设计与实现引言：纠错码是一门新的擦错控制技术，目前已广泛应用于各种通信系统和计算机系统中。提高信息传输的有效性和可靠性，始终是通信工作所追求的目标。纠错码是提高信息传输可靠性的一种重要手段。这次课程设计所设计的是（8,4）扩展汉明译码器。根据纠错码的相关知识（8,4）扩展汉明码是由（7，4）汉明码加一位全校验位得到的。它的码字（c7,c

2、6,c5,c4,c3,c2,c1,c0）中的前七位码元（c7,c6,c5,c4,c3,c2,c1）是汉明码的一个码字，c0是全校验位。扩展汉明码的码长是8的整数倍，特别适用于计算机或者微机组成的数据处理或数据传输系统。扩展汉明吗能纠正一个错误同时发现两个错误，虽然它不是循环码，但它编译电路的主要部分与循环汉明码的译码器相同。本次实验利用QuartusII软件和相应的FPGA开发板完成。一、实验目的1.学会熟练使用QuartusII软件，通过软件的使用，进一步了解数电元器件的功能，和VHDL程序的编译，

3、以及小模块电路和程序的封装。2.通过对（8,4）汉明译码器的设计，简单了解纠错码译码的基本实现原理。3.进一步了解FPGA的使用，为以后的FPGA的开发打好基础。二、（8,4）汉明译码的原理及其框图，结果图首先将已做好的(8,4)汉明码编码器封装(8,4)汉明码编码器封装之后突发噪声产生模块突发噪声+汉明编码输入的M序列输入的汉明编码噪声加噪的汉明编码汉明码译码模块汉明译码将接收到的汉明串码转换成并行码，之后进行译码。汉明译码器的模块图将并行码转换成串行码：moduleym_ipo11(pi_hm,c

4、lk,cb_out);inputclk;inputpi_hm;output[7:0]cb_out;reg[7:0]cb_out;reg[7:0]temp;integercounter=0;always@(posedgeclk)beginif(counter==8)begincb_out<=temp;counter=0;endtemp[7-counter]<=pi_hmcounter=counter+1;endendmodule校正字产生：校正字ss与汉明码有以下关系：libraryieee;useie

5、ee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityssisport(cb_out:instd_logic_vector(7downto0);clk:instd_logic;ss:outstd_logic_vector(3downto0));endss;architecturemyarchofssisbeginprocess(clk,cb_out)beginifrising_edge(clk)thenss(3)<=cb_out(6)xo

6、rcb_out(5)xorcb_out(4)xorcb_out(3);ss(2)<=cb_out(7)xorcb_out(5)xorcb_out(4)xorcb_out(2);ss(1)<=cb_out(7)xorcb_out(6)xorcb_out(4)xorcb_out(1);ss(0)<=cb_out(7)xorcb_out(6)xorcb_out(5)xorcb_out(4)xorcb_out(3)xorcb_out(2)xorcb_out(1)xorcb_out(0);endif;endpr

7、ocess;endmyarch;并串转换原M序列：加噪后汉明码并行汉明码并行恢复M序列译码后恢复出M序列在同一时间轴比较：m-out是原M序列，mm-out是译码得到的M序列三：在完成汉明编译码系统中出现的问题及解决的方法。在实验过程中，我们是在（7,4）汉明编译码的原理上做了稍微修改完成（8,4）汉明译码器的设计的，在实验过程中，由于对数电元件的理解不深入，造成了对于一些小问题就束手无策，最后向老师咨询后，对电路图做了进一步的修改，然后，问题虽然有所改善，经过随后对波形的分析，又不知道问题所在，经过

8、老师指点，发现原来时钟没统一，等时钟修改好之后，输出波形的始终又出问题，耐心分析之后，在通过编码的输入，终于调出了正确的译码信息。四：实验心得通过这次的课程设计，对quartusII软件又有了进一步了了解，对FPGA开发板的使用又进行了复习，意识到了VHDL的强大，及它对硬件电路的完美诠释。在设计中，运用以前做（7,4）汉明编译码器的设计方法，在电路图和程序的基础上进行很多次大大小小的修改，最终输出了正常的译码波形图。通过对数电元器件的进一步了解。这一点