数字电路课程设计

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1、数字电路课程设计课题：数字电子钟逻辑电路设计姓名：学号：指导老师：2011.12.23摘要数字电子钟是一种用数字显示秒、分、时、日的计时装置，与传统的机械钟相比，它具有走时准确、显示直观、无机械传动装置等优点，因而得到了广泛的应用；小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟。目录一、设计目的3二、设计任务3三、方案设计4四、电路安装与调试8五、数据分析9六、所用元件清单9七、设计收获体会10八、致谢10九、参考文献11一、设计目的1.掌握数字电子钟的设计、组装与调试方法。2.熟悉集成元器件的选择和集成电路芯片的逻辑功能及使用方法。3.熟悉仿真软

2、件的使用。二、设计任务用中小规模集成电路设计一台能显示日、时、分秒的数字电子钟，要求如下：1.由晶振电路产生1HZ标准秒信号。2.秒、分为00—59六十进制计数器。3.时为00—23二十四进制计数器。4.周显示从1到日为七进制计数器。5.可手动校正：能分别进行秒、分、时、日的校正。只要将开关置于手动位置，可分别对秒、分、时、日进行手动脉冲输入调整或连续脉冲输入的校正。6.整点报时。整点报时电路要求在每个整点前鸣叫五次低音（500HZ）,整点时再鸣叫一次高音（1000HZ）。三、方案设计1.系统设计原理框图2.运用单片机知识，使用AT89C51单片机芯片控制电路，编写c语言程序后

3、烧制到芯片中，控制数字时钟的运行。流程大致如下所示：AT89C51驱动电路数码管显示通过方案比较，一方面由于芯片器材的限制，只能将设计偏向方案一，另一方面结合课程目的，是巩固数字电路的实践应用。因而选用方案一。3.使用方案的框图4.模块电路1）秒脉冲发生器脉冲发生器是数字钟的核心部分，它的精度和稳定度决定了数字钟的质量，通常用晶体振荡器发出的脉冲经过整形、分频获得1Hz的秒脉冲。如晶振为32768Hz，通过15次二分频后可获得1Hz的脉冲输出，电路图如图1.2所示。图1.2秒脉冲发生器2）计数译码显示秒、分、时、日分别为60、60、24、7进制计数器、秒、分均为60进制，即显示

4、00～59，它们的个位为十进制，十位为六进制。时为二十四进制计数器，显示为00～23，个位仍为十进制，而十位为三进制，但当十进位计到2，而个位计到4时清零，就为二十四进制了。周为七进制数，按人们一般的概念一周的显示日期“日、1、2、3、4、5、6”，所以我们设计这个七进制计数器，应根据译码显示器的状态表来进行，如表1.1所示。按表1.1状态表不难设计出“日”计数器的电路（日用数字8代替）。所有计数器的译码显示均采用BCD—七段译码器，显示器采用共阴或共阳的显示器。Q4Q3Q2Q1显示1000日000110010200113010040101501106表1.1状态表3）校时电路

5、在刚刚开机接通电源时，由于日、时、分、秒为任意值，所以，需要进行调整。置开关在手动位置，分别对时、分、秒、日进行单独计数，计数脉冲由单次脉冲或连续脉冲输入。4）整点报时电路（最后未能成功实现）当时计数器在每次计到整点前六秒时，需要报时，这可用译码电路来解决。即当分为59时，则秒在计数计到54时，输出一延时高电平去打开低音与门，使报时声按500Hz频率呜叫5声，直至秒计数器计到58时，结束这高电平脉冲；当秒计数到59时，则去驱动高音1KHz频率输出而鸣叫1声。5）整体电路四、电路安装与调试1.电路安装调试过程（电路仿真结果）2、焊接，实物调试电路焊接分成两部分进行，其中秒、分电路

6、部分焊接在一块电路板上，时、日电路部分焊接在另一块电路板上。最后通过导线实现连接。焊接完成后，通电进行调试。五、数据分析1.实验数据分析2.误差分析六、所用元件清单1.通用实验底板2.直流稳压电源3.集成电路：CD4060、74HC74、74HC161、74HC00、74HC04、CD4511.4.晶振：32768Hz5.电容：100μF/16V、22pF、3～22pF之间6.电阻：200Ω、10KΩ、22MΩ7.电位器：2.2KΩ或4.7KΩ8.数显：共阴显示器LC5011-119.开关：单次按键10.三极管：805011.喇叭：1W/4，8Ω七、设计收获体会通过这次实践，我

7、把书本上的知识用到了实践上，同时学到了很多书本上无法学到的知识。实践中，先设计好整体电路再通过仿真软件进行仿真，从而验证我们的电路是否正确。这一过程不仅让我学会使用仿真软件，同时对于电路设计的方法又有了新的认识与体会。在调试过程中，我们也遇到了一些问题，如在仿真中把芯片画错而导致在焊接过程中出现错误；如同组同学焊接电路时不小心使电路短信，从而使数码管显示出现了乱码，最后通过用万用表进行排除。此次实践，使我对一些芯片的功能有更深刻的印象。八、致谢同组同学：其他：九、参考文献1.现代数字电路与逻