verilog hdl数字设计与综合(第二版) 第五章课后习题答案

《verilog hdl数字设计与综合(第二版) 第五章课后习题答案》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、47第5章门级建模1．利用双输入端的nand门，用Verilog编写自己的双输入端的与门、或门和非门，把它们分别命名为my_or，my_and和my_not，并通过激励模块验证这些门的功能。47第5章门级建模答：`timescale1ns/1ns/**************************************my_and***************************************/modulemy_and(in1,in2,out);inputin1,in2;outputout;wireout1;nanda1(ou

2、t,out1,out1);nanda2(out1,in1,in2);endmodule/**************************************my_or****************************************/modulemy_or(in1,in2,out);inputin1,in2;outputout;wireout1,out2;nando1(out,out1,out2);nando2(out1,in1,in1);nando3(out2,in2,in2);endmodule/***********

3、***************************my_not***************************************/modulemy_not(in,out);inputin;outputout;nandn1(out,in,in);endmodule/**************************************test***************************************/moduletest;rega,b;wireand_c,or_c,not_c;initialbegina<

4、=0;b<=0;#10a<=0;b<=1;#10a<=1;b<=0;#10a<=1;b<=1;#10$stop;endmy_andmyand1(a,b,and_c);my_ormyor1(a,b,or_c);my_notmynot1(a,not_c);endmodule47第5章门级建模2．使用上题中完成的my_or，my_and和my_not门构造一个双输入端的xor门，其功能是计算z47第5章门级建模=x’y+xy’，其中x和y为输入，z为输出；编写激励模块对x和y的四种输入组合进行测试仿真。答：在上题代码的基础上，添加如下代码：（注意，x

5、or在仿真器中已自备，这里用my_xor）/*************************************my_xor*******************z=x'y+xy'*************************************/modulemy_xor(in1,in2,out);inputin1,in2;outputout;wirenot_in1,not_in2,out_a1,out_a2;my_notmynot1(in1,not_in1);my_notmynot2(in2,not_in2);my_andmya

6、nd1(in1,not_in2,out_a1);my_andmyand2(in2,not_in1,out_a2);my_ormyor1(out_a1,out_a2,out);endmodulemoduletest52;regx,y;wirez;initialbeginx<=0;y<=0;#10x<=0;y<=1;#10x<=1;y<=0;#10x<=1;y<=1;#10$stop;endmy_xormyxor(x,y,z);endmodule47第5章门级建模3．本章中的一位全加器使用乘积项之和的形式可以表示为①上面两个习题中原书作者用“’”表

7、示取反操作，用“×”表示与操作。——译者注：sum=a×b×c_in+a’×b×c_in’+a’×b’×c_in+a×b’×c_in’c_out=a×b+b×c_in+a×c_in其中a，b和c_in为输入，sum和c_out为输出；只使用与门、或门、非门实现一个一位全加器，写出其Verilog描述，限制是每个门最多只能有四个输入端。编写激励模块对其功能进行检查，并对全部的输入组合进行测试。答：在前面的课程中已经学习过一位全加器的相关知识，一位全加器的电路如下所示：按此电路图，采用门级描述代码如下：`timescale1ns/1nsmodule

8、full_add(a,b,c_in,sum,c_out);inputa,b,c_in;outputsum,c_out;wires1,s2,s3,s4,