verilog-hdl-数字设计与综合[夏宇闻]课后习题答案-(2-10章)

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1、1．互连开关（IS）由以下元件组成：一个共享存储器（MEM），一个系统控制器（SC）和一个数据交换开关（Xbar）。a．使用关键字module和endmodule定义模块MEM，SC和Xbar。不需要定义模块的内容，并且假设模块没有端口列表。b．使用关键字module和endmodule定义模块IS。在IS中调用（实例引用）MEM，SC和Xbar模块，并把它们分别命名为mem1，sc1和xbar1。不需要定义模块的内容，并且假设模块没有端口列表。c．使用关键字module和endmodule定义激励块（Top）。在Top模块中调用IS模块，

2、将其命名（或称实例化、具体化）为is1。答：moduleMEM;endmodulemoduleSC;endmodulemoduleXbar;endmodulemoduleIS;MEMmem1;SCsc1;Xbarxbar1;endmodulemoduleTOP;ISis1;endmodule2．一个四位脉动进位加法器由4个一位全加器组成。a．定义模块FA。不需要定义模块内容和端口列表。b．定义模块Ripple_Add，不需要定义模块内容和端口列表。在模块中调用4个FA类型的全加器，把它们分别命名为fa0，fa1，fa2和fa3。答：modu

3、leFA;endmodulemoduleRipple_Add;FAfa0;FAfa1;FAfa2;第5章门级建模41FAfa3;Endmodule1．试写出以下数字：a．将十进制数123用8位二进制数表示出来，使用“_”增加可读性；b．未知的16位十六进制数，各位均为x；c．将十进制数2使用4位二进制数表示出来，并写出结果的2的补码形式；d．一个无位宽说明的十六进制数1234。答：a.8’b0111_1011b.16’hxc.-4’b0010，补码4’b1110d.’h12342．下面的各个字符串是否合法？如果非法，请写出正确答案。a．“

4、Thisisastringdisplayingthe%sign”b．“out=in1+in2”c．“Pleaseringabell07”d．“Thisisabackslashcharacter”答：a是错误的，应改为“Thisisastringdisplayingthe%%sign”，编译后输出：#Thisisastringdisplayingthe%sign（注意，输出结果前#符号是仿真器输出每行前自带的标志符，在本习题解答中不予去除，下同）b#out=in1+in2c#Pleaseringabelld#Thisisabacks

5、lashcharacter#应改为双斜线\，如“Thisisabackslash\character”（主要考察的是特殊字符的输出，比如a中的输出%需要%%操作。C中的07在编译器中输出为空，复制到word中输出是一个，有兴趣的同学可以自己试验一下，比如06输出是，04输出是，等等。d中的character在转义操作符后跟的单词无语法意义，故在输出character，而表示换行，仿真后的输出也是如此显示的。）3．下面的各个标识符是否合法？a．system1b．1regc．$latchd．exec$42Veri

6、logHDL数字设计与综合（第二版）答：a是合法的；b、c不能以1和$开头；d是合法的。4．声明下面的Verilog变量：a．一个名为a_in的8位向量线网；b．一个名为address的32位寄存器，第31位为最高有效位；将此寄存器的值设置为十进制数3；c．一个名为count的整数；d．一个名为snap_shot的时间变量；e．一个名为delays的数组，该数组中包含20个integer类型的元素；f．含有256个字的存储器MEM，每个字的字长为64位；g．一个值为512的参数cache_size。答：定义如下：a.wire[7:0]a_i

7、n;b.reg[31:0]address='d3;c.integercount;d.timesnap_shot;e.integerdelays[0:19];f.reg[63:0]MEM[0:255];g.parametercache_size=512;5．下面各条语句的输出结果是什么？a．latch=4'd12;$display(“Thecurrentvalueoflatch=%b”,latch);b．in_reg=3'd2;$monitor($time,“Inregistervalue=%b”,in_reg[2:0]);c．`de

8、fineMEM_SIZE1024$display(“Themaximummemorysizeis%h”,`MEM_SIZE);答：仿真输出结果如下：a#Thecurrentval