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1、数字逻辑设计及应用课程设计报告姓名：学号：选课号：设计题号：8一．设计题目设计模拟中央人民广播电台报时电路二．设计要求（1）当计时器运行到59分49秒开始报时，每名叫1s就停叫1s，共鸣叫6响，前5响为低音，频率为740Hz；最后一响为高音，频率为1KHz；（2）至少要有分秒显示。三．设计过程(包括：设计方案、Verilog程序与仿真结果等)1.设计方案：（1）整体逻辑电路图2.Verilog程序：（1）顶层模块：moduletop(clk,clr,ci,en1,en2,q1,q2,q3,q4,q5,q6,out,lsp,hsp);inputcl
2、k,clr,ci,en1,en2,lsp,hsp;outputout;8output[6:0]q1,q2,q3,q4,q5,q6;wire[6:0]q1,q2,q3,q4,q5,q6;wire[3:0]qn1,qn2,qn3,qn4,qn5,qn6;wireout;wirea1,a2,b1,b2,co1,co2,co,ci1,ci2;secu1(ci,clk,clr,a1,b1,co1,qn1,qn2);choseu4(co1,clk,en1,ci1);minu2(ci,ci1,clr,a2,b2,co2,qn3,qn4);choseu12(co
3、2,clk,en2,ci2);houru3(ci,ci2,clr,co,qn5,qn6);drvbzu5(a1,a2,b1,b2,hsp,lsp,out,ci);decodeu6(qn1,q1);decodeu7(qn2,q2);decodeu8(qn3,q3);decodeu9(qn4,q4);decodeu10(qn5,q5);decodeu11(qn6,q6);endmodule（2）功能模块：（i）秒控制功能模块：modulesec(ci,clk,clr,a,b,co,qh,ql);inputci,clk,clr;wireclr,ci;o
4、utputa,b,co;output[3:0]qh,ql;rega,b,co;reg[3:0]qh,ql;always@(posedgeclrorposedgeclk)if(clr)begina<=0;b<=0;co<=0;{qh,ql}<=8'h00;endelsebeginif(ci)begina<=a;b<=b;co<=co;qh<=qh;ql<=ql;endelseif(qh==5)case(ql)4'b0000:begina<=1;b<=0;co<=0;ql<=ql+1;end84'b0010:begina<=1;b<=0;ql<=ql
5、+1;co<=0;end4'b0100:begina<=1;b<=0;ql<=ql+1;co<=0;end4'b0110:begina<=1;b<=0;ql<=ql+1;co<=0;end4'b1000:begina<=0;b<=1;ql<=ql+1;co<=0;end4'b1001:begina<=0;b<=0;ql<=0;qh<=0;co<=1;enddefaultbegina<=0;b<=0;ql<=ql+1;co<=co;endendcaseelseif(ql==9)beginql<=0;qh<=qh+1;a<=0;b<=0;co<=0;
6、endelseif((ql==8)&&(qh==4))begina<=1;b<=0;ql<=ql+1;endelsebeginco<=0;a<=0;b<=0;ql<=ql+1;endendendmodule（ii）分钟控制功能模块：modulemin(ci,clk,clr,a,b,co,qh,ql);inputci,clk,clr;wireclr,ci;outputa,b,co,qh,ql;rega,b,co;reg[3:0]qh,ql;always@(posedgeclrorposedgeclk)if(clr)begina<=0;b<=0;co
7、<=0;{qh,ql}<=8'h00;endelsebeginif(ci)begina<=a;b<=b;co<=co;qh<=qh;ql<=ql;endelseif((qh==5)&&(ql==8))beginco=0;a<=1;b<=1;ql<=ql+1;endelseif(ql==9)beginql<=0;if(qh==5)beginco<=1;b<=0;a<=0;qh<=0;endelseqh<=qh+1;endelsebeginco<=0;a<=0;b<=0;ql<=ql+1;endendendmodule（iii）小时控制功能模块（输出
8、为24小时制）8modulehour(ci,clk,clr,co,qh,ql);inputci,clk,clr;wireclr,ci;o
