数字逻辑设计及应用.ppt

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1、第7章内容回顾锁存器和触发器同步时序分析同步时序设计数字逻辑设计及应用1制作：金燕华基本概念组合逻辑电路（combinationallogiccircuit）时序逻辑电路（sequentiallogiccircuit）状态（state）、有限状态机反馈时序电路（feedbacksequentialcircuit）时钟同步状态机（clockedsynchronousstatemachine）Mealy型和Moore型2制作：金燕华锁存器和触发器几个概念：时钟（clock）、时钟周期、时钟频率时钟信号高电平有效触发沿（c

2、locktick）、占空比（dutycycle）双稳态元件、亚稳态特性锁存器（Latch）触发器（Flip-Flop，F/F）S-R锁存器、D锁存器主从式触发、边沿触发D触发器、T触发器、J-K触发器、S-R触发器3制作：金燕华时钟同步状态机结构下一状态逻辑F状态存储器时钟输出逻辑G输入输出时钟信号激励当前状态激励方程驱动方程状态方程转移方程输出方程4制作：金燕华时钟同步状态机分析由电路图确定激励方程和输出方程（组合电路）将激励方程代入触发器特征方程得下一状态Q*——状态方程（转移方程），时序的利用状态转移方程、输出

3、方程构造状态/输出表画出状态图、波形图（可选）检查电路是否可以自启动描述电路功能5制作：金燕华时钟同步状态机设计根据命题构造状态/输出表状态化简（状态最小化）状态编码（状态赋值）建立转移/输出表（考虑未用状态的处理）选择触发器作为状态存储器得到激励方程和输出方程画逻辑电路图6制作：金燕华第8章时序逻辑设计实践SSI型锁存器和触发器MSI器件：计数器、移位寄存器其它：文档、迭代、故障和亚稳定性数字逻辑设计及应用7制作：金燕华8.1时序电路文档标准一般要求：（P479）逻辑符号：边沿触发、主从输出异步预置（顶端）、异步清

4、零（底端）状态机描述文字、状态表、状态图、状态转移列表时序图及其规范（P481）8制作：金燕华CLOCK触发器输出组合电路输出触发器输入建立时间容限保持时间容限9制作：金燕华8.2锁存器和触发器SSI锁存器和触发器1Q1Q2Q2Q3Q3Q4Q4Q1,2C1D2D3,4C3D4D74x375D锁存器PRDQCLKQCLR74x74PRJQCLKKQCLR74x109PRJQCLKKQCLR74x112P484图8-3引脚10制作：金燕华开关消抖+5VSW_LDSW开关闭合SW_LDSW开关打开闭合第1次接触触点抖动SW

5、_LDSW理想情况11制作：金燕华SW_LSW0011SW_LSW0011开关闭合0011SW_LSW0011SW_LSW110012制作：金燕华SW_LSWDSW开关闭合P486图8-5问题：为什么不应该同高速CMOS器件一起使用？QQLSQRQ+5V13制作：金燕华总线保持电路ABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138EN1EN2_LEN3_LSRC0SRC1SRC2P0P1P7SDATA14制作：金燕华DQCQDQCQDQCQDQCQDIN[3:0]WRDOUT[3:0]RD多位锁存器和

6、寄存器回顾：锁存器的应用——多位锁存器寄存器（register）共用同一时钟的多个D触发器组合在一起通常用来存储一组相关的二进制数。15制作：金燕华4位寄存器74x1756位寄存器74x174P488图8-91D2D3D4DCLKCLR_L16制作：金燕华8位寄存器74x374（三态输出）P489图8-10OE输出使能17制作：金燕华74x377（时钟使能）74x273（异步清零）CLK74x374（输出使能）18制作：金燕华74x377（时钟使能）ENEN’二选一多路复用结构19制作：金燕华寄存器（register

7、）和锁存器（latch）有什么区别？寄存器：边沿触发特性锁存器：C有效期间输出跟随输入变化74x374输出使能8位寄存器74x373输出使能8位锁存器20制作：金燕华8.4计数器模（modulus）：循环中的状态个数模m计数器（又称m分频计数器）n位二进制计数器状态图中包含有一个循环的任何时钟时序电路S1S2S3SmS5S4ENENENENENENENEN’EN’EN’EN’EN’EN’21制作：金燕华第8章时序逻辑设计实践SSI型锁存器和触发器MSI器件：计数器、移位寄存器其它：文档、迭代、故障和亚稳定性数字逻辑设

8、计及应用22制作：金燕华内容回顾时序电路文档标准定时图及其规范锁存器和触发器SSI型锁存器和触发器应用：开关消抖、总线保持多位寄存器和锁存器23制作：金燕华8.4计数器模（modulus）：循环中的状态个数模m计数器（又称m分频计数器）n位二进制计数器状态图中包含有一个循环的任何时钟时序电路S1S2S3SmS5S4ENENENENENENENE