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时间:2018-07-20
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1、集成电路设计硬件描述语言实验指导书实验一VerilogHDL程序结构与ModelSim、QuartusII软件的使用一、实验目的初步掌握VerilogHDL程序基本结构,编制简单的Verilog程序,掌握ModelSim、QuartusII软件的使用,掌握用QuartusII软件对Verilog程序进行编译仿真下载的基本方法。二、实验内容1、编写Verilog程序描述一个电路,实现以下功能:该电路具有一个输入端口a,一个输出端口b,电路的作用是把输入到a的信号传送给b。2、编写Verilog程序描述一个电路,实现以下功能
2、:该电路具有两个输入端口a,b一个输出端口c,电路的作用是:c的输出是a和b的“与”。三、实验步骤1、编写Verilog程序,两个文件名分别为ex1.v和ex2.v,使用ModelSim的force命令进行仿真。2、编写测试平台(testbench),对程序进行仿真。3、启动QuartusII软件,建立工程(第一个工程名为ex1,顶层文件名为ex1.v;第二个工程名为ex2,顶层文件名为ex2.v)。器件选择Cyclone系列中的EP1C3T144C8。4、编写Verilog程序,存盘编译。5、通过编译后,建立波形文件,
3、设置仿真输入信号,存盘。6、进行仿真,分析结果。7、进行引脚锁定,重新编译。对于ex1:5a对应引脚号1(PIO0)b对应引脚号11(PIO8)对于ex2:a对应引脚号1(PIO0)b对应引脚号2(PIO1)c对应引脚号11(PIO8)8、下载到EDA实验系统上的FPGA中,进行实际测试。选用实验电路结构图NO.5。四、实验报告要求实验目的,实验内容,设计的Verilog程序,实验结果,结果分析,心得与体会。实验二异步清零十进制计数器的设计一、实验目的熟悉时序逻辑电路Verilog程序的设计,掌握计数器的设计方法。二、实
4、验内容编写Verilog程序描述一个电路,实现以下功能:具有2个输入端口clk和clr,clk输入时钟信号,clr起异步清零作用,‘1’有效,两个输出端口,c和q,q的位宽为4,输出计数值,从0到9,c的位宽为1,每当q为9时输出一个高电平脉冲。三、实验步骤1、编写Verilog程序,使用ModelSim的force命令进行仿真。2、编写测试平台(testbench),对程序进行仿真。3、启动QuartusII软件,建立工程。4、编写Verilog程序,存盘编译。5、通过编译后,建立波形文件,设置仿真输入信号,存盘。6、
5、进行仿真,分析结果。57、进行引脚锁定,重新编译。clr对应引脚号2(GW48实验系统PIO1)clk对应引脚号1(GW48实验系统PIO0)c对应引脚号11(GW48实验系统PIO8)q[3:0]分别对应引脚号42、41、40、39(GW48实验系统PIO19~PIO16)8、下载到EDA实验系统上的FPGA中,进行实际测试。选用实验电路结构图NO.5。四、实验报告要求实验目的,实验内容,设计的Verilog程序,实验结果,结果分析,心得与体会。实验三四选一多路选择器的设计一、实验目的熟悉Verilog程序的语法,进一
6、步提高程序设计能力。二、实验内容编写Verilog程序描述一个电路,实现以下功能:具有5组输入端口a,b,c,d和sel,a,b,c,d均为输入端口,位宽为1,sel为输入端口,位宽为2,y为输出端口,位宽为1,当sel为“00”时,a的数据从y输出,sel为“01”时,b的数据从y输出,sel为“10”时,c的数据从y输出,sel为“11”时,d的数据从y输出。三、实验步骤1、编写Verilog程序,编写测试平台(testbench),对程序进行仿真。2、启动QuartusII软件,建立工程。器件选择Cyclone系列
7、中的EP1C3T144C8。3、编写Verilog程序,存盘编译。4、通过编译后,建立波形文件,设置仿真输入信号,存盘。55、进行仿真,分析结果。6、进行引脚锁定,重新编译。7、下载到EDA实验系统上的FPGA中,进行实际测试。四、实验报告要求实验目的,实验内容,设计的Verilog程序,实验结果,结果分析,心得与体会。实验四序列检测器的设计一、实验目的进一步提高Verilog程序设计能力,选用合适的方法,完成序列检测器设计。二、实验内容编写Verilog程序描述一个电路,实现以下功能:具有输入端口din,clr,clk
8、,clk输入时钟信号,din输入序列,时钟上升沿有效,clr为为复位端,“1”有效,使系统恢复初始状态。ab为输出端口,位宽为2,电路用于检测一组连续的二进制码,如果输入序列为10010,输出“10”,否则输出“01”。三、实验步骤1、编写Verilog程序,编写测试平台(testbench),对程序进行仿真。2、启
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