基于fpga的出租车计费器设计

基于fpga的出租车计费器设计

ID:13031389

大小:273.92 KB

页数:51页

时间:2018-07-20

基于fpga的出租车计费器设计_第1页
基于fpga的出租车计费器设计_第2页
基于fpga的出租车计费器设计_第3页
基于fpga的出租车计费器设计_第4页
基于fpga的出租车计费器设计_第5页
资源描述:

《基于fpga的出租车计费器设计》由会员上传分享,免费在线阅读,更多相关内容在教育资源-天天文库

1、摘要基于FPGA的出租车计费器设计摘要本文介绍了一种基于FPGA芯片上实现出租车计价器功能的设计方法,主要阐述如何使用新兴的EDA器件取代传统的电子设计方法,不仅实现了出租车计价器所需的一些基本功能,同时考虑到出租车行业的一些特殊性,更注重了把一些新的思路加入到设计中。本设计主要借助了FPGA芯片,使用VerilogHDL语言灵活编程来实现多方面的计费,这样不仅使其不拘泥于硬件,具有更强的移植性,而且增强了实用价值,更加利于产品升级。本设计参考成都的出租车计费标准,利用VerilogHDL语言设计出租车计价器,主要具有行驶路程动态显示计费,等待累计时间计费及最后的总费用动态

2、显示功能,突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点。此程序通过下载到特定的芯片后,可应用于实际的出租车计费系统中。关键词:出租车计价器;VerilogHDL语言;FPGA;QuartusII;EDA47第一章绪论ABSTRACTThisarticlepresentsamethodofhowtouseFPGAtodesignataximeter,andhowtoreplacetraditionalelectricaldesignwithburgeoningEDAparts.Besidesthebasicfunctionsoftaxicountmeter,

3、somenewideasareaddedconcerningabouttheparticularityofthiscalling.ThisdesignhasmainlydrawnsupportfromtheFPGAchip,usesVerilogtheHDLlanguagenimbleprogrammingtorealizevariouscost,whichnotonlycausesitnottorigidlyadheretothehardwarewithastrongerportability,butalsostrengthenstheusevalue,evenmoref

4、avorstheproductpromotion.Thisdesignactsaccordingtochengdu'srentalcarcoststandardtodesignrentalcarfareregisterwithVerilogtheHDLlanguage,whichincludesthetraveldistance,thewaitedfortheaccumulationtimecostandthefinalall-incostdynamicdemonstrationfunction,it,asthehardwaredescriptionlanguage,has

5、highlightedtheadvantagesofgoodreadability,theprobability,andeasytounderstandandsoon.Thisproceduremayapplyintheactualrentalcarcostsystemthroughdownloadsintothespecificchip.Keywords:Taximeter;VerilogHDLlanguage;FPGA;QuartusII;EDA47第一章绪论目录第一章绪论31.1课题背景:31.2出租车计价器现状及发展趋势:31.3本设计的主要工作:31.4现代数字系

6、统的设计方法:31.4.1设计步骤:31.4.2设计优点:31.5EDA技术:31.5.1EDA技术的内涵:31.5.2EDA技术的基本特征:31.5.3EDA的基本工具:31.6EDA技术简介:3第二章出租车计价器的设计32.1出租车计价器的要求:32.2系统组成框图:3第三章各模块设计33.1分频模块:33.1.1计数器的分频模块:33.1.2计数器的分频模块VerilogHDL源代码:33.1.3仿真的结果:33.1.4数码管的分频模块:33.1.5数码管的分频模块VerilogHDL源代码:33.2计程模块:33.2.1计程模块的框图:33.2.2计程模块的Veri

7、logHDL源代码:33.2.3计程模块的仿真结果:33.3计时模块:33.3.1计时模块的框图:33.3.2计时模块的VerilogHDL源代码:33.3.3计时模块的仿真结果:33.4控制模块:33.4.1控制模块的框图:33.4.2控制模块的VerilogHDL源代码:33.4.3控制模块的仿真结果:33.5计费模块:33.5.1计费模块的框图:33.5.2计费模块的VerilogHDL源代码如下所示:347第一章绪论3.5.3计费模块的仿真结果:33.6数码管显示模块:33.6.1数码管显示模块的框图:33

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。