数字逻辑电路实验报告

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1、数字逻辑电路实验报告电子72班07051042冯天宇11数字逻辑电路实验报告——计数器设计与应用学院：电信学院班级：电子72班姓名：冯天宇学号：07051042日期：2009年12月31日数字逻辑电路实验报告电子72班07051042冯天宇11一、实验目的：1.全面、系统的认识与提高《数字逻辑》课程的学习。2.熟悉和掌握EDA软件（QuartusII6.0）设计调试电路的方法。3.通过实验，提高运用数字逻辑电路解决实际问题的能力，并使学生更深入的理解所学知识。4.用D触发器设计同步十六进制加法计数器。5.用74LS163（同步清零）设计一个六十进制计数器。6

2、．用74LS163或74LS190设计24小时制计时器。二、设计电路及说明：1.用D触发器设计同步十六进制加法计数器。电路如下：所用器件：2个或门，3个异或门，1个非门，4个D触发器。同步计数器中，所有触发器的时钟输入端均接受统一计数脉冲并同时产生进位信号，进位信号需要用控制门加以控制。图中：D1=/Q1D2=Q1Q2D3=(Q2·Q1)Q3D4=(Q3·Q2·Q1)数字逻辑电路实验报告电子72班07051042冯天宇11Q4从上述D的表达式可以看出，当Qi-1，Qi-2，……，Q1均为1时，再来一个计数脉冲，则产生至第i位触发器的进位信号，Qi将变反；否则

3、Qi保持不变。仿真结果如下：2.用74LS163（同步清零）设计一个六十进制计数器:电路如下：数字逻辑电路实验报告电子72班07051042冯天宇11所用器件：2个与非门，2个74LS163同步计数器。说明：74LS163是四位同步二进制加法计数器，同步加载和清零，ENP和ENT为计数使能端。当给CLK一个脉冲时，左侧的74LS163计数器加1。当它的QD和QA同时为1时，左侧的与非门输出低电压，这正好使低有效的CLRN有效，于是左侧的74LS163清零完成跳跃。每跳跃一次从0-9计数，容易知道左侧的74LS163是十进制计数器。同理，当左侧的74LS163

4、每完成一次跳跃，右侧的74LS163加1。当它的QC和QA同时为1时，右侧的与非门输出低电压，这正好使低有效的CLRN有效，于是右侧的74LS163清零完成跳跃。每跳跃一次从0-5计数，容易知道右侧的74LS163是六十进制计数器。仿真结果如下：数字逻辑电路实验报告电子72班07051042冯天宇113.用74LS163或74LS190设计24小时制计时器：设计要求：实现24小时计时。能够进行校时操作。分析：24小时计时器需用3个计时电路，分别为时计时电路、分计时电路和秒计时电路。根据计时要求，时计时电路应为24进制计数器，分计时电路和秒计时电路应为60进制

5、计数器。结构框图如下：数字逻辑电路实验报告电子72班07051042冯天宇11电路如下：数字逻辑电路实验报告电子72班07051042冯天宇11所用器件：3个或门，5个与非门，4个74LS163同步计数器，2个74LS190同步计数器。说明：数字逻辑电路实验报告电子72班07051042冯天宇1174LS163是四位同步二进制加法计数器，同步加载和清零，ENP和ENT为计数使能端。74LS190是BCD十进制同步加/减计数器，异步加载，Down/Up是加减控制端，GN是计数使能端。74LS163计数从0到15，74LS190计数从0到9。电路图中由上到下分为

6、三部分：第一部分是最上面的两个74LS163，它们组成一个六十进制加法计数器，用来计数秒；第二部分是中间的两个74LS163，它们也组成一个六十进制加法计数器，用来计数分钟；第三部分是下面的两个74LS190，它们组成一个二十四进制加法计数器，用来计数小时。当给CLK输入1Hz的方波信号时，计数器由秒到分钟再到小时逐位进位，从而完成计时的功能。时钟设置：电路图的左边有三个或门，每一个或门的输入分别为前一个低位的进位和一个用来设置时钟的信号输入端。要设置时钟时，停止对CLK输入信号，将这三个或门上的设置时钟信号输入端分别接到三个按键上。这样，每按键一次，相应的

7、秒、分、时位上就加一，从而可以达到设置时钟的目的。仿真结果如下：数字逻辑电路实验报告电子72班07051042冯天宇11三、思考题：1、比较同步与异步计时的区别:同步计时:各触发器状态的改变受同一个时钟脉冲控制，与时钟脉冲同步，即电路在同一时钟控制下，同步改变状态。在两个时钟脉冲之间，即使输入信号变化，电路状态也不会改变。异步计时：没有统一的时钟脉冲使整个系统同步工作，输入直接引起状态改变。在本实验中，用D触发器实现的是同步计数器，四个D触发器由同一个CLK控制；用JK触发器实现的是异步计数器，CLK仅加在低位触发器，高位时钟端由低位输出状态控制。2、比较同

8、步与异步加载、清零的区别数字逻辑电路实验报告电子72