基于niosii处理器的面阵ccd采集系统设计

基于niosii处理器的面阵ccd采集系统设计

ID:12649821

大小:210.00 KB

页数:5页

时间:2018-07-18

基于niosii处理器的面阵ccd采集系统设计_第1页
基于niosii处理器的面阵ccd采集系统设计_第2页
基于niosii处理器的面阵ccd采集系统设计_第3页
基于niosii处理器的面阵ccd采集系统设计_第4页
基于niosii处理器的面阵ccd采集系统设计_第5页
资源描述:

《基于niosii处理器的面阵ccd采集系统设计》由会员上传分享,免费在线阅读,更多相关内容在行业资料-天天文库

1、SOPC(片上可编程系统)是Altera公司提出的一种灵活、高效的SOC解决方案,能将处理器、存储器、I/O口等系统设计需要的功能模块集成到一个PLD器件上,构建一个可编程的片上系统。本文介绍的面阵CCD采集系统,利用Altera的SOPCBuilder定制的NIOSII软核处理器及与采集相关功能的“软”硬件模块来实现信号的采集。它与目前具有同样功能的CCD采集系统相比,具有灵活、稳定、易升级、易维护等优点。本系统的实验在现有的数码相机平台上进行。1系统设计   系统原理框图如图1所示。目标物经光

2、学镜头成像于在RJ21P3AH0PT的光敏面上,产生电荷包强度分布的图像,RJ21P3AH0PT为隔列转移面阵CCD,在四相垂直驱动脉冲和两相水平驱动脉冲来驱动下,通过CCD内部将光信号转化为电信号。当LR38642的时序发生器对其施加特定时序脉冲时,每个像素的电荷信号将被依次移出CCD,并经放大变成电压幅度不等的模拟视频信号OS。OS视频信号送到LR38642的模拟前端电路并转换为数字信号,在NIOSII处理器的控制下通过自定制的CCD采集控制接口以及NIOSII处理器的Avalon总线,将图像

3、数据高速地存储到外部存储器SDRAM中。 2系统硬件及功能模块2.1CCD芯片及专用控制芯片LR38642   本系统面阵CCD采用夏普公司的RJ21P3AH0PT图像传感器,如图2所示,它为1/1.8英寸,330万象素(2096*1560),有效象素为321万(2080*1544)。它具有高感广度,暗电流非常小,要求的水平驱动脉冲频率为18MHz,需要4相垂直驱动脉冲和两相水平驱动脉冲来驱动。对其驱动控制选用专用集成控制芯片LR38642,它集成了时序发生器(LR38617)、垂直驱动器电路(L

4、R36685)以及模拟前端模块(IR3Y48A1)等功能,如图3所示。  2.2NIOSII处理器   本系统中FPGA选用AlteraCycloneEP1C6Q240,在实现对NIOSII处理器硬件开发时,使用嵌入在QuartuslI中的SOPCBuilder来创建相应“软”硬件,通过NIOSIIDevelopmentKit来实现相应模块之间的开发,为实现面阵CCD的采集所选用的相应外设自己定制,其中CCD采集控制IP自定制。具体外设架构及内核结构框图如图4所示。 2.3外同步行、场信号控制模块

5、   CCD芯片驱动控制及ADC采集的关键在于对时序的控制,特别是外同步HD、VD的控制要求很高,我们的系统中,采用计数分频方式实现HD、VD信号的产生,考虑到EP1C6Q240本身资源有限,我们在NIOS处理器外用CPLDEPM7128AETC100-10来定制同步信号IP核,同时此芯片中还包含有自动(手动)变焦控制,CCD加(掉)电控制等模块。该模块的关键在于行、场消隐以及行、场信号之间的对应关系,如果HD、VD信号不精确,系统将无法控制得到CCD的正常输出信号。该模块的时钟HVCLK信号为3

6、6MHz晶振信号CKI经LR38642内部的2分频后而得到,控制采集时由NIOSII发送一启动控制信号START来启动外同步行、场信号控制电路。2.4SCCB控制模块   SCCB总线控制是I2C总线的一种,仅靠两根连线就能实现全双工同步数据传送:一根串行数据线(SDA),一根串行时钟线(SCL),在数据传输过程中严格依I2C总线协议,在我们的系统中,考虑到SOPcBuilder中通用桥模块中没有AvalonWishbone桥,我们利用PIO口模拟I2C总线方式来传送控制字。对于该面阵CCD采集控

7、制时SCCB控制用两次,第一次:通过ED0~ED2来设置LR38642中相应的寄存器组来产生CCD所需要的驱动脉冲以及对控制电子快门等。这一过程在上电复位时进行,ED0为启动控制信号,当ED0启动有效后,由ED1传送时钟脉冲,由ED2传送数据,当25位控制字符写到LR38642中相应的寄存器后,时序发生器电路产生不同垂直驱动脉冲组合及相关功能。第二次:在采集控制时,通过控制CSN、SCK以及SDATA实现PGA控制,双相关采样控制,黑电平补偿以及ADC的转换等功能。每次写入之后,为验证写入正确与否

8、,把相应寄存器的数据读出并与写入的数据比较,如果相同,说明写入正确,否则写入错误。图5给出了上电复位时实际配置波形。 2.5ADC采集控制及存储模块(以帧累积模式为例进行说明)   在帧累积方式下,采集控制时,先从CCD光电转换器读出模拟数据,通过VD给CCD一个长度为T1(T1=9×55.7ns×2640,其中2640为一个HD的时钟CLK数,每个CLK为1/18M=55.7ns,9为保持9个HD)的低电平,在VD)变为高电平时,CCD在CLK的同步控制下,HD先维持260个行消

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。