集成电路可测性设计的研究及实践

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1、西安电子科技大学学位论文独创性声明秉承学校严谨的学风和优良的科学道德，本人声明所呈交的论文是我个人在导师指导下进行的研究工作及取得的研究成果。尽我所知，除了文中特别加以标注和致谢中所罗列的内容以外，论文中不包含其他人已经发表或撰写过的研究成果；也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中做了明确的说明并表示了谢意。申请学位论文与资料若有不实之处，本人承担一切法律责任。本人签名：日期：西安电子科技大学关于论文使用授权的说明本人完全了解西安电子科技大学有关保留和使用学位论文的规定，

2、即：研究生在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。学校有权保留送交论文的复印件，允许查阅和借阅论文；学校可以公布论文的全部或部分内容，可以允许采用影印、缩印或其它复制手段保存论文。同时本人保证，毕业后结合学位论文研究课题再撰写的文章一律署名单位为西安电子科技大学。（保密的论文在解密后遵守此规定）本学位论文属于保密，在本人签名：年解密后适用本授权书。导师签名：日期：日期：摘要摘要COMS器件进入超深亚微米阶段，集成电路向高集成度、高速度、低功耗发展。芯片工艺复杂度和设计复杂度的提高，使得芯片的测试问题变得更加突出，也对集成电路测试方法和

3、设计方法提出了新的要求。可测性设计已经成为现在解决芯片测试问题的主要手段。本文首先简要阐述了集成电路故障机理、故障模型和可测性设计的基本概念，然后概述了常用的可测性设计技术，如扫描可测性设计、边界扫描、内建自测试、测试矢量自动生成等，并介绍了一些提高电路故障覆盖率的方法。实验是芯片设计过程中的DFT设计流程，我们根据芯片的实际情况，采用全扫描测试技术，设计了三条扫描链，并对违反设计规则的部分进行修正，得到了较高的故障覆盖率和良好的测试效果，并且没有对电路本身的性能造成大的影响。对芯片中嵌入式存储器的测试，采用了存储器内建自测试技术，该技术将测试电路置入芯片内部

4、，测试向量的产生、加载和结果分析都由测试电路自动完成，解决了由于电路集成度高而导致的测试访问困难的问题。测试电路设计完成后，使用EDA工具自动产生合理的测试向量，并对电路的测试功能进行了一次完整的仿真验证，从仿真结果可以看出可测性设计是合理的，产生的测试向量也能顺利地实现其测试功能。关键词：集成电路测试可测性设计扫描测试测试矢量生成内建自测试AbstractAbstractDimensionsofCOMSdevicesaredevelopingtotheverydeepsub-micrometer.Theimprovementtendencyofint

5、egratedcircuitsishigherdensity,higherspeedandlowerpowerdissipation.Thehighlycomplexchiptechnologyanddesignmakesitstestbecomingdifficulty,andsimultaneouslyrequiresthenewtestanddesignmethodologies.Recently,themethodofdesignfortestability(DFT)hasbecomethemainwaytosolvetheissueofchiptes

6、t.Abriefoverviewoffaultmechanism,faultmodelandthebasicconceptofDFTarefirstlypresented.Then,somecommonDFTmethodologiesaresummarized,suchasscanchaininsertion,boundaryscanmethod,Built-In-SelfTest(BIST)andautomatictestpatterngeneration(ATPG).Somemethodsforimprovingthecoveragerateofcircu

7、itfaultsareintroduced.ExperimentistheDFTdesignflowinthechipdesignprocess.Accordingtotherealcaseofchip,thefullscantestingisusedhere,threescanchainsaredesignedandthepartswhichviolatethedesignrulesismodified,thusobtaininghighfaultcoveragerateandgoodtestingresults,meanwhilenotaffectingt

8、heperformanceofcirc