流水线式ldpc译码器的fpga设计与仿真

流水线式ldpc译码器的fpga设计与仿真

ID:10166339

大小:33.50 KB

页数:10页

时间:2018-06-12

流水线式ldpc译码器的fpga设计与仿真_第1页
流水线式ldpc译码器的fpga设计与仿真_第2页
流水线式ldpc译码器的fpga设计与仿真_第3页
流水线式ldpc译码器的fpga设计与仿真_第4页
流水线式ldpc译码器的fpga设计与仿真_第5页
资源描述:

《流水线式ldpc译码器的fpga设计与仿真》由会员上传分享,免费在线阅读,更多相关内容在学术论文-天天文库

1、流水线式LDPC译码器的FPGA设计与仿真摘要:LDPC码在深空通信中有很好的实用价值,同时LDPC码也被广泛应用于光纤通信、卫星数字视频和音频广播等领域。针对LDPC译码器提出一种新的设计思路,将流水线思想从译码算法本身扩展到译码器的整体设计中,设计出可以多帧并行且结构简单的译码器,最后从吞吐量和资源消耗两方面进行仿真验证。关键词:LDPC;译码器;流水线;FPGA中图分类号:TN91?34文献标识码:A文章编号:1004?373X(2014)21?0015?04Designandsimulationofpipeli

2、nestyleLDPCdecoderbasedonFPGASHANYuan?xu,CUIWen(SchoolofElectronicsandInformationEngineering,HarbinInstituteofTechnology,Harbin150001,China)Abstract:LDPCcodeindeepspacecommunicationhasverygoodpracticalvalue,andhasbeenwidelyusedinopticalfibercommunication,satelli

3、tedigitalvideoandaudiobroadcasting.AnewmethodtodesignLDPCdecoderisproposed.Theideaofpipelineisabstractedfromdecodingalgorithmand10appliedtotheoveralldesignofdecoder.Basedonthismethod,adecoderwithsimplestructure,whichcanprocessmultipleparallelframes,wasdesigned.I

4、tsthroughputandresourceconsumptionwereverifiedbysimulation.Keywords:LDPC;decoder;pipeline;FPGA0引言LDPC码已被广泛应用于深空通信、光纤通信、卫星数字视频和音频广播等领域[1]。在加性高斯白噪声信道环境下,BPSK调制时,归一化最小和译码算法能很好地平衡译码性能和算法复杂度,易于硬件实现[2],且常以流水线的形式出现在译码器的设计中。本文针对LDPC译码器提出一种新的设计思路,将流水线思想应用到译码器的整体设计中,设计出可以

5、多帧并行且结构简单的译码器,最后通过仿真对其性能进行验证。1归一化最小和译码算法的流水线化归一化最小和译码算法分为两步迭代,即变量节点运算(VNP)与校验节点运算(CNP)。VNP:[qnm=Pn+m∈M(n)\mrmn](1)CNP:10[rmn=n∈N(m)\nsign(qnm)×minn∈N(m)\nqnm×α](2)式中:[M(n)]表示[H]矩阵中第n列中1的所有位置;[N(m)]表示[H]矩阵中第m行中1的所有位置;[M(n)\m]表示从[M(n)]中去掉第m行那个1之后的子集;[N(m)\n]表示从[N(

6、m)]中去掉第n列那个1之后的子集;Pn表示第n列对应的接收到的初始电平值;[qnm]表示本次迭代中第n列第m行那个1对应的变量节点运算结果;[rmn]表示本次迭代中第m列第n行那个1对应的校验节点运算结果;[α]为归一化因子。初始化时先进行VNP运算,此时的rmn均为0。每次进行VNP运算时可同时计算本次迭代的判决结果:[Qn=Pn+m∈M(n)rmn](3)如果Qn≥0,则令第n列判决码字xn=0,否则xn=1。若[x]=[x1,x2,…,xn]满足[HxT=0,]则停止迭代,将[x]作为译码输出,否则继续迭代,直

7、到满足[HxT=0]或达到最大迭代次数为止。图1是对三输入VNP进行流水线化的一个实例,其中“扩位补零”是为了防止加法结果溢出,通过补零的方式增加输入数据的整数位;“截位”将绝对值超出原有位数范围的数据转化为原有位数下的极值;“添位”将判决码字[xn]附加在数据的末尾,便于在CNP运算时计算[HxT]对应各行的结果。10图2是对四输入CNP进行流水线化的一个实例,其中“相乘比较”结果的符号位为2个输入数据符号位的异或值,数据位为2个输入数据数据位中的较小者。为了便于硬件实现将[α]定[3]为0.75,即0.5+0.25

8、,因此“乘以[α]”可以用移位相加来实现。同时CNP还应将四个输入的末位取出并进行异或运算,得出[HxT]对应本行的结果。图1三输入流水线化VNP图2四输入流水线化CNP2基于FPGA的流水线式译码器的结构设计VNP与CNP的运算结果同时也是彼此的输入数据,将二者首尾相连就构成了一个流水线环路,如图3所示。如果以图1和图2的方法为

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。