高速电路设计技术

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1、高速數位電路設計技術探討55宏碁電腦桌上型電腦研展處工程師■蘇家弘關於高速數位電路的電氣特性，設計重點大略可分為三項：正時（Timing）、信號品質（SignalQuality）與電磁干擾（EMI）的控制。在正時方面，由於數位電路大多依據時脈信號來做信號間的同步工作，因此時脈本身的準確度與各信號間的時間差都需配合才能正確運作。在高速的世界裡，時間失之毫釐差以千里，嚴格的控制線長，基版材質等都成為重要的工作。在信號品質方面，高速電路已不能用傳統的電路學來解釋。隨著頻率變高，信號線長已逐漸逼近電磁波長，此時諸如傳輸線原理（TransmissionLin

2、e）的分佈電路（Distributecircuit）的概念，需加以引進才能解釋並改進信號量測時所看到的缺陷。在電磁干擾方面，則需防範電路板的電磁波過強而干擾到其他的電器用品。本文將依序介紹這些設計上的重點。正時(Timing)如圖1，來源（source）晶片（A）發出一個時脈長度（T）的信號a給目標（target）晶片B。對A的內部機制而言，他發出或收起信號a是在時脈上昇一段時間之後，這就是有效持續時間（validdelay）。在最壞的情形下，a信號只能持續T-(Tmax-Tmin)的時間。而B晶片，必須在這段持續時間內讀入a，那就必須在時脈B上昇

3、之前，a已存在一段設置時間（setuptime），在上昇之後，再持續一段保存時間（holdtime）。要考慮的有以下幾點：1.A與B所收到的時脈信號CLK_A與CLK_B是否不同步？亦即是否有時脈歪斜（clockskew）的現象。2.信號a從A傳至B所用的傳導時間（flighttime）需要多少？3.時脈本身的不穩度（clockjitter）有多少？我們所設計的設置時間與保存時間能否容忍這個誤差？傳輸速度的計算就1、2兩點，我們都必須計算信號在電路板上的傳導速度才行，但這又和許多係數息息相關，包括導體（通常為銅箔）的厚度與寬度，基板厚度與其材質的電

4、介係數（permittivity）。尤其以基板的電介係數的影響最大：一般而言，傳導速度與基板電介係數的平方根成反比。　以常見的FR-4而言，其電介係數隨著頻率而改變，其公式如下：ε=4.97-0.257log但須注意，此處的參數f不是時脈的頻率，而是信號在傅立葉轉換後所佔的頻寬。以PentiumⅡ的時脈信號為例，其上昇或下降緣速率典型值約在2V/ns,對2.5V的時脈信號而言，從10%到90%的信號水平約需1ns的時間，依公式：BW=0.35/T可知頻寬為350MHz。代入公式可知電介係數大約是4.57。如果傳導的是兩片無窮大的導體所組成的完美傳輸

5、線，那麼傳輸的速度應為亦即1.38xm/sec，或者5.43inch/ns。但對電路板這種信號線（trace）遠比接地層要細長的情況，則可以用微條（microstrip）或條線（stripline）的模型來估算。對於走在外層的信號線，以微條的公式：inch/ns可得知其傳輸速度約為6.98inch/ns。對於走在內層的信號線，以條線的公式：inch/ns可得知其傳輸速度約為5.50inch/ns。除此之外，也不要忽視貫穿孔（via）的影響。一個貫穿孔會造成24ps左右的延遲。貫穿孔的模型請參考本文後的小附記。至於各時脈，如CLK_A與CLK_B之間

6、的時間差，可以在時脈產生器的說明書中查到。以PentiumⅡ的規範而言，主匯流排（hostbus）上的時脈理論上都必須同時到達各元件；若有時脈不穩，單一時脈而言必須在250ps內。因此在最壞的情況下，信號設置時間與保存時間需再保留500ps的餘裕。舉例而言，時脈產生器到晶片A的時脈線長為12inch，並打了4個貫穿孔；到B為7inch，沒有貫穿孔，則兩者之間的時脈歪斜為(12-7)/6.98+0.024×4=0.81ns。再加上時脈產生器的時脈不穩，兩者之間的時脈歪斜最大可到1.31ns。信號傳導時間也可以用相同的原理算出。至於信號的設置時間與保存

7、時間，則可以在晶片的說明書中查到。至此，可以歸納出關於正時方面的設計重點：a.在設計時，計算電路板上的傳導速度，來估算信號的傳導時間與時脈歪斜的程度。配合晶片說明書上信號有效持續時間的規格，即可估計出是否合乎信號設置時間與保存時間的要求。b.電路板製作完成後，實際測量設置時間與保存時間是否合乎要求。若能再保留時脈不穩度所需的餘裕，即可萬無一失。信號品質比起類比信號，數位信號對雜訊的抵抗能力較強，只要電位水平在一定範圍，就能正確判斷出0與1。但隨著電路速度愈來愈快，信號品質愈來愈難以確保。如圖2，信號的過高（overshoot），過低（undersh

8、oot）可能造成目標（target）晶片的損壞，振鈴波（ringback）與矮化波（runt）（見圖12）一旦使電位水平落