并入串出寄存器设计

《并入串出寄存器设计》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、上海理工大学wsb929实验五并入串出寄存器设计一、实验目的学习移位寄存器的VHDL设计方法。二、设计描述及方法1.设计电路的接口描述双向含异步清0和同步时钟使能的4位加法器clkdataoutloadto8LEDsdatain[7...0]译码器datain[7...4]datain[3..0]译码器8bit说明：图中虚线内为设计内容，虚线外是外部检测和显示的硬件电路。主要引脚有：datain[7..0]是八位数据输入端，并行输入；clk脉冲输入端，数据的移位靠该引脚触发；load是读入数据控制端；dataout一位数据

2、的输出端。2.真值表clkloaddatain[7..0]dataout1(q7,q6,q5,q4,q3,q2,q1,q0)x0(q7,q6,q5,q4,q3,q2,q1,q0)q7,q6,q5,q4,q3,q2,q1,q03.电路设计方法在过程中定义和使用八位矢量信号（signal）。15上海理工大学wsb929一、程序代码libraryieee;useieee.std_logic_1164.all;entityp_in_s_outisport(data_in:instd_logic_vector(7downto0);c

3、lk:instd_logic;load:instd_logic;data_out:outstd_logic);endp_in_s_out;architecturebehaveofp_in_s_outissignalq:std_logic_vector(7downto0);beginprocess(load,clk)beginifload='1'thenq<=data_in;data_out<='X';elsifclk'eventandclk='1'thenforiin1to7loopq(i)<=q(i-1);endloop

4、;data_out<=q(7);endif;endprocess;endbehave;15上海理工大学wsb929一、功能仿真二、RTL级电路15