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时间:2020-09-17
《2019年姜书艳 数字逻辑设计及应用 ppt课件.ppt》由会员上传分享,免费在线阅读,更多相关内容在教育资源-天天文库。
1、Chapter7SequentialLogicDesignPrinciples(时序逻辑设计原理)LatchesandFlip-Flops(锁存器和触发器)ClockedSynchronousState-MachineAnalysis(同步时序分析)ClockedSynchronousState-MachineDesign(同步时序设计)DigitalLogicDesignandApplication(数字逻辑设计及应用)1HDL语言相关网站互动教学空间(教师社区)-网络学堂-通信与信息工程学院–0195-AS
2、IC设计-李广军222.197.165.195/wlxt/course.aspx?courseid=0195互动教学空间(教师社区)-网络学堂-电子工程学院-0124-数字系统EDA技术-沈晓峰222.197.165.195/wlxt/course.aspx?courseid=0124□-授课教案□-教学录像2锁存器与触发器QQLRSQQLS_LR_LSRCDC具有使能端的S-R锁存器S-R锁存器D锁存器S-R锁存器有约束条件ReviewofLastClass(内容回顾)DigitalLogicDesignand
3、Application(数字逻辑设计及应用)3CLKQQLD利用与非门传输门实现——主从结构Positive-Edge-TriggeredDFlip-Flop(具有预置和清零端的正边沿D触发器)PR_LCLR_LPRDQCLKQCLRPR(preset)、CLR(clear)相当于:S(set)、R(reset)通常用于初始化电路状态、测试等DigitalLogicDesignandApplication(数字逻辑设计及应用)4具有预置和清零端的正边沿D触发器时序图CLKPR_LCLR_LQLDigitalLo
4、gicDesignandApplication(数字逻辑设计及应用)5维持阻塞结构D触发器DigitalLogicDesignandApplication(数字逻辑设计及应用)6Negative-Edge-TriggeredDFlip-Flop(负边沿触发的D触发器)DQCQDQCQQQNDCLKDQCLKQDQCQDQCQQQLDCLK正边沿触发DigitalLogicDesignandApplication(数字逻辑设计及应用)72-InputMultiplexer(2选1多路复用器)DFlip-Flopw
5、ithEnable(具有使能端的D触发器)DQCLKQDENCLKQQLEN有效(=1)选择外部D输入EN无效(=0)选择触发器当前的输出DQENCLKQLogicSymbol(逻辑符号)DigitalLogicDesignandApplication(数字逻辑设计及应用)8ScanFlip-Flop(扫描触发器)FunctionTable(功能表):Figure7-22(b)DQCLKQDTECLKQQLTITE=0正常操作Q=DTE=1进入测试模式测试使能端测试输入端DTETICLKQQLogicS
6、ymbol(逻辑符号)DigitalLogicDesignandApplication(数字逻辑设计及应用)9TE=0正常操作TE=1进行测试每个触发器的输出端Q都与后一个触发器的TI端连接TIN端扫入一组测试向量(需若干个时钟触发沿)再经过若干个时钟的正常操作(TE=0)可以在TO端观察(扫出)电路的新状态TINCLKTETODigitalLogicDesignandApplication(数字逻辑设计及应用)10利用触发器作为移位寄存器(图1)思考:能否将触发器改为锁存器(图2)DCLKQ1QDQCQDQ
7、CQQDCLKlatchlatch(图2)Q1DQCLKQDQCLKQQDCLKF/FF/F(图1)Q1ApplicationsofFlip-Flops(触发器的应用)DigitalLogicDesignandApplication(数字逻辑设计及应用)11Master/SlaveS-RFlip-Flop(主从式S-R触发器)SQCRQSQCRQCSRQQNSCRQQ回顾:有使能端的S-R锁存器C的有效电平期间,输入直接改变触发器的状态输入信号需要遵守约束条件希望输出在一个时钟周期内只变化一次——采用主从结构
8、DigitalLogicDesignandApplication(数字逻辑设计及应用)12亚稳态主锁存器输出主从式S-R触发器的内部时序暂时忽略延迟时间等动态特性C亚稳态DigitalLogicDesignandApplication(数字逻辑设计及应用)13亚稳态是不是边沿触发??C亚稳态虽然输出在一个时钟周期只可能变化一次但不能算是边沿触发DigitalLogicDe
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