EDA课程设计报告之数字时钟设计.doc

EDA课程设计报告之数字时钟设计.doc

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1、电子信息科学与技术EDA课程设计报告设计题目:数字时钟的设计班级:电子1201姓名:农真学号:3日期:2015年1月18日一、实验目的学习并掌握数字钟的原理、设计方法。一、实验内容计数始终由模60秒计数器、模60分计数器、模24小时计数器、报时模块、分,时校定模块及输出显示组成,可以采用同步计数器或异步计数器设计方法。二、实验要求1、计时范围为0小时0分0秒至23小时59分59秒。2、采用6个8段数码管分别显示小时十位,小时个位,分钟十位,分钟个位,秒十位,秒个位。3、整点报时,蜂鸣器响5声,每秒响一声。4、校时功能能够单独校分

2、,校时,校秒,用按键控制。5、具有清零,启动,停止计数功能,用按键控制。6、采用静态扫描方式显示。三、系统设计方案1、整个模块采用一个时钟,时钟的频率为一秒,用于程序秒的输入。2、时分秒皆采用两个位的计数,一位代表十位,一位代表个位。分秒为60进制,时为24进制。个位逢九向十位进一,秒逢59向分进一,分逢59向时进一。3、在小时的子程序里把两位小时数转换成一位数作为报时程序的输入。四、主要VHDL源程序主程序:主要将建好的模60秒计数器、模60分计数器、模24小时计数器、报时模块、分,时校定模块,译码模块连接起来。用的是端口映射

3、方式。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entitytime1is--generic(N:integer:=60);port(clk:instd_logic;reset:instd_logic;stop:instd_logic;clock_out:outstd_logic;min_add:instd_logic;hour_add:instd_logic;secout_1

4、:outstd_logic_vector(6downto0);secout_2:outstd_logic_vector(6downto0);min_out_1:outstd_logic_vector(6downto0);min_out_2:outstd_logic_vector(6downto0);hour_cout_1:outstd_logic_vector(6downto0);hour_cout_2:outstd_logic_vector(6downto0));endentitytime1;architecturextime

5、1oftime1is--60scomponentsecoudisport(clk:instd_logic;reset:instd_logic;secout1:outintegerrange0to9;secout2:outintegerrange0to9;--0to5en_min:outstd_logic);endcomponentsecoud;--60mincomponentminuteisport(en_min:instd_logic;reset:instd_logic;min_out1:outintegerrange0to9

6、;min_out2:outintegerrange0to9;--0to5en_hour:outstd_logic);endcomponentminute;--24hourcomponenthourisport(en_hour:instd_logic;reset:instd_logic;hour_cout1:outintegerrange0to9;hour_cout2:outintegerrange0to9--0to2);endcomponenthour;--yimacomponentdecode_disisport(din:in

7、integerrange0to9;dout:outstd_logic_vector(6downto0));endcomponentdecode_dis;--huomencomponentor_2isport(a:instd_logic;b:instd_logic;c:outstd_logic);endcomponentor_2;--div_stopcomponentdiv_stopisport(clk:instd_logic;stop:instd_logic;clk_out:outstd_logic);endcomponentd

8、iv_stop;--clock_bitcomponentclock_bitisport(min_in1:inintegerrange0to9;min_in2:inintegerrange0to9;sec_in1:inintegerrange0to9;sec_in

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