锁相回路设计.ppt

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1、鎖相迴路PhaseLockedLoop楊亞基Synthesizer1伺服系統(ServoSystem)開環迴路(OpenLoop):是指時序(Sequence)控制,根據所設定的順序以執行其動作功能.閉環迴路(CloseLoop):在一連串的控制內,每次將控制之結果回授,依此修正該控制功能.相位鎖定迴路(PLL)為一電子式封閉迴路的自動控制電路.輸入輸出時序控制開環迴路(OpenLoop)控制誤差值輸出相位檢測輸入閉環迴路(CloseLoop)2單迴路PLL基本原理(1)封閉迴路(2)輸入頻率等於輸出頻率相位檢測器迴路濾波器壓控振盪器P.D輸入頻率輸出頻率3單迴

2、路PLL基本原理(1)封閉迴路(2)輸出頻率不等於輸入頻率.(FoFin,Fin=Fn)相位檢測器迴路濾波器壓控振盪器P.D輸入頻率輸出頻率N預除器4計算鎖相迴路輸出頻率(Fo)(1)封閉迴路(2)輸出頻率不等於輸入頻率.(FoFin,Fin=Fn;Fo=NFn)已知N=128至140.(可經由外部控制)及參考頻率Fin=19.0625MHz(頻道間隔)該鎖相迴路輸出頻率(Fo)範圍.P.DFin輸入頻率Fo輸出頻率N預除器19.0625MHz128-1402440-2668.750MHz5鎖相迴路輸出頻率範圍(1)相位鎖定條件Fn=Fin,所以Fn=

3、19.0625MHz.(2)Fo=NFnA.當N=128時,Fo=12819.0625MHz=2440MHz.B.當N=140時,Fo=14019.0625MHz=2668.750MHz.(3)結論:該鎖相迴路輸出頻率(Fo)範圍為2440MHz至2668.750MHz.輸入頻率(Fo)等於參考頻率(Fin)即頻道間隔頻率.6以微處理器控制N/÷R比值的鎖相迴路微處理器P.DFin輸入頻率Fo輸出頻率預除器÷R鎖定指示器LDOut頻率顯示器控制鍵盤10/11PrescalePulseSwallowCounterDigitalInterface(16Bi

4、tParallelOr8BitBusInterface)FnFRN7範例_NSLM2330PLLSolution輸出頻率Fo=FoscKK=NP/RFo輸出頻率微處理器(22BitData)P.DFin輸入頻率預除器15BitRCounter鎖定指示器Fo/LD(Pin10)RFPrescaler18BitNCounterFnFR充電幫浦Vp(Pin2)÷P預除器÷N預除器(Pin5)DoRF(Pin3)(Pin8)Pin11ClockPin12DataPin13LE8注入式單迴路鎖相(PLL)相位檢測器迴路濾波器壓控振盪器P.D輸入頻率Fin輸出頻率N預

5、除器RFInjectionLockingSignalSelfOSCMixerFn9頻率合成器參數1.VCO參數:Kv(MHz/v)2.VCO頻率:Fo(MHz或GHz)3.相位檢測器參數:K(mA或mA/2.rad)4.參考頻率:Fr(參考頻率Fin/R)5.主除頻器:N(Fo/Fn)6.迴路頻寬:p(2.BW)7.迴路相位邊限:p8.迴路濾波衰減.KP.DFin輸入頻率Fo輸出頻率NMainDividerZ(s)ReferenceDividerRKfKVFr10甚麼是PLL的迴路頻寬(BandWidth)頻譜分析儀-頻域圖(Frequency

6、Domain)VCO雜訊迴路頻寬BW參考頻率雜訊頻率輸出功率11相位雜訊(PhaseNoise)RESBW300Hz5KHz/Div12迴路頻寬的重要性鎖相迴路最重要的性能,該參數具有整體迴路決定性.迴路頻寬增大,鎖定時間較快容易造成修正過度而引發較高參考雜訊.迴路頻寬減少,鎖定動作太慢(修正不足);易引發失鎖(Unlock).迴路濾波器折衷(TradeOff)的考量迴路頻寬參考雜訊迴路雜訊鎖定時間穩定度(鎖定或失鎖)13迴路頻寬/鎖定時間關係SPICE模擬結果假設R:固定C＝8nfC＝4nf迴路頻寬20KHz40KHzRC積分迴路濾波RC14SPICE模擬結果

7、Ⅰ.增加頻寬可使迴路鎖定時間減少.Ⅱ.過激峰值(OvershotPeak)信號比較.t=0時,相位檢測器的輸出差頻信號(40KHz).此處ω-3dB=20KHz衰減約6dB.ω-3dB=40KHz衰減約3dB.15前述:迴路頻寬增大，鎖定時間較快(若修正過度;將引發較高參考雜訊).假若提升輸入頻率(Fin)由1MHz至1.15MHz,其模擬結果為:迴路頻寬:40KHz1MHz提升至1.15MHz16Ⅰ.可進入鎖定狀態.Ⅱ.迴路鎖定時間增加Ⅲ.增加迴路頻寬使迴路的捕獲範圍加寬;同時使S/N比惡化.分析/比較17迴路濾波器(LoopFilter)設計流程迴路頻寬c

8、應略低於低通迴路濾波頻寬