数字锁相部分ppt课件.ppt

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1、Chapter7Lock-InAmplifier(LIA)数字锁相部分7.6.4微机化数字式相敏检测器系统组成多次采样数字式相敏检测波形数字锁相放大器▶基于模拟锁相放大器和正交矢量锁相放大器理论的基础▶将ALIA中的核心相敏检波器和低通滤波器由数字处理器代替▶全数字锁相放大器(FPGA),软件锁相(DSP)DLIA基本原理正交矢量锁相放大器原理结构图待测信号分别和两个相正交的参考信号相乘，且参考信号与待测信号同频，相乘后的信号分别通过两个数字低通滤波器滤除高频分量，得到两个差频分量：同相分量：正交分量：能够有效克服单路锁相放大器

2、由于相位差所产生的误差而影响幅度测量精度的问题。DLIA基本结构前置放大器抗混叠滤波器A/D采样（采样定理）数字相敏检波器（PSD）窄带低通滤波器（LBF）幅值和相位的计算基于上述DLIA原理，设其中的待测信号为：DC为直流分量，n(t)为噪声信号,信号与噪声几乎无相关性，下面的运算中，n(t)相可以忽略；同时，设参考序列为与待测信号同频的正弦和余弦序列。,k=0,1,2......M-1设采样频率为,则采样间隔,对信号采样q个周期，总采样点数为，DLIA算法-数字相关解调算法对输入信号采样得到采样序列：(k=0,1,2...M

3、-1)采样后的信号分别与正交的参考序列相乘实现数字相敏检波，完成互相关运算：通过低通滤波器之后：进而有：DLIA算法-数字相关解调算法以上是一次相关运算的过程，当x(t)为M个采样点构成的离散信号列数组时，对于第(=0,1,2...M-1）个采样点，经DLIA处理后，输出信号的幅值，相位分别为：注意：系统的实时性采样周期算法复杂度处理器速度DLIA算法-数字相关解调算法数字锁相与模拟锁相的比较性能模拟锁相放大器数字锁相放大器设计高精度的乘法器结构复杂，设计困难，且核心相敏检波器线性不易保证，动态范围小。核心电路被DSP或微处理取

4、代，从电路设计上得到了极大的简化。重点在算法设计。信噪比有源模拟器件本身就是噪声源，在放大信号的同时，噪声和干扰同时被放大。克服了模拟器件自身影响所产生的诸如谐波抑制能力差，直流漂移等问题，在信号放大的同时，消除噪声和干扰。精度很难做到Q值能高的低通滤波器，积分过程中积分时间不可能无限长，使锁相放大器对缓变周期信号的检测效果变差。相关算法是软件编程所实现，调试方便，灵活。且精度高，稳定度好。1.确定系统的性能指标放大微小信号并抑制噪声的能力▶信噪改善比▶测量精度▶频率分辨率功率信噪改善比：（1）低通滤波器是整个解调算法中运算量最

5、大部分，其性能的优劣直接影响锁相放大器的信噪改善比。锁相放大器的等效噪声带宽取决于低通滤波器的带宽Be.基于DSP数字锁相放大器的设计窄带低通数字滤波器的设计：FIR滤波器（2）采用频率。合理地选择应该满足,在时，对信噪比改善的效果下降。（3）DLIA算法的测量精度和频率分辨能力，与采样点数M（即对应着数据长度）正相关。理论上随着采用点数的增加，输出信号的信噪改善比应该越来愈好，输出信号越精确。但是当采样点数过多时，数值计算带来的舍入误差被逐渐积累，信号的不确定度反而会增加。因此，实际中要兼顾速度与精度，适当选取采样点数。基于D

6、SP数字锁相放大器的设计2.核心算法设计与验证采样频率采样点数数字滤波器参数检验：放大器处理信噪比能力；幅值精度；动态范围用MATLAB仿真。基于DSP数字锁相放大器的设计3.硬件设计和软件设计选择控制器，程序优化▶正交参考序列的生成(1)查表法（其生成波形的准确性由查找表的长度和精度确定）,快速，及时，精度有限。(2)泰勒级数展开法（由正弦函数直接产生），占用存储空间小，精度高，除法多，消耗DSP运算时间。4.性能检测抗噪声测试，幅值准确度测试，稳定度测试基于DSP数字锁相放大器的设计7．7锁定放大器性能指标与动态协调7.7.

7、1LIA的主要性能指标1．过载电平OVL：使LIA任一级出现过载的输入信号电平，为允许噪声峰值2.最小可测信号MDS(MinimumDiscernibleSignal)：输出能辨别的最小输入信号，是测量下限。取决于系统漂移（温漂、时漂）。3．满刻度输出时的输入电平FS：表征灵敏度,取决于增益。为允许信号峰值。4．输入总动态范围=OVL/MDS(dB)5．输出动态范围=FS/MDS(dB)6．动态储备=OVL/FS(dB)输入总动态范围（dB）=输出动态范围（dB）+动态储备（dB）4.5.2动态范围与频率的关系1.未加滤波器2.

8、加BPF3.加BRF4.加LPF4.5.3动态协调考虑到PSD最易过载1.两种工作状态:高稳定态(适于低噪声情况)，高储备态(适于高噪声情况)2．LIA增益分配4．6应用LIA应用中的需要考虑的几个问题1．输入是正弦波或方波交流信号，否则需用调制或斩波的方式将其