实验一 1位二进制全加器的设计.doc

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1、龙岩学院实验报告班级学号姓名同组人实验日期室温大气压成绩实验题目：基于原理图输入法的1位二进制全加器的设计一、实验目的1、学习、掌握QuartusⅡ开发平台的基本使用。2、学习基于原理图输入设计法设计数字电路的方法，能用原理图输入设计法设计1位二进制半加器、1位二进制全加器。3、学习EDA-V型实验系统的基本使用方法。二、实验仪器装有QuartusⅡ软件的计算机一台、EDA系统实验箱、导线若干三、实验原理半加器只考虑两个1位二进制数相加，而不考虑低位进位数相加。半加器的逻辑函数为式中A和B是两个相加的二进制数，S是半加和，C是向高位的进位数。表

2、1为半加器真值表。表1ABCS0000010110011110显然，异或门具有半加器求和的功能，与门具有进位功能。其逻辑图跟逻辑符号如下图：全加器除了两个1位二进制数相加以外，还与低位向本位的进位数相加。表2为全加器的真值表。表2AiBiCI-1CiS0000000101010010111010001101101101011111由真值表可得出逻辑函数式式中，Ai和Bi是两个相加的1为二进制数，Ci-1是由相邻低位送来的进位数，SI是本位的全加和，CI是向相邻高位送出的进位数。其逻辑图跟逻辑符号如下图所示：四、实验内容1、根据1位二进制半加器、

3、1位二进制全加器的真值表，设计并画出1位二进制半加器的原理框图，由半加器及门电路设计并画出1位二进制全加器的原理框图（最终设计的是1位二进制全加器）。2、用QuartusⅡ原理图输入输入法输入1位二进制半加器的原理框图，并进行编译。如有输入错误，修改后再进行编译。4、根据1位二进制半加器的工作原理，选择输入合适的输入信号和波形及其输出信号，进行仿真，得到器件的输入与输出波形，验证设计是否正确。5、创建1位二进制半加器的的元件图形符号。6、用QuartusⅡ原理图输入输入法输入1位二进制半加器的原理框图（要求用半加器及门电路设计），并进行编译，仿

4、真。7、确定实验箱电源关闭的情况下，连接好下载线，然后打开实验箱电源，对器件进行编程下载。8、编程下载成功后，关闭实验箱电源，拆除下载线，按器件引脚设定及功能要求，连接好各测试线，进行硬件测试验证。五、实验步骤1、半加器的设计（1）、原理图（2）一位半加器的仿真结果如下图所示：（3）建立一位半加器half_adder工程LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYHALF_ADDERISPORT(A,B:INSTD_LOGIC;S,Co:OUTSTD_LOGIC);ENDENTITYHALF_ADD

5、ER;ARCHITECTURERTLOFHALF_ADDERIS--SIGNALABC:STD_LOGIC_VECTOR(1DOWNTO0);BEGINS<=NOT(AXOR(NOTB));Co<=AANDB;ENDARCHITECTUREHD;2、全加器的设计（1）将半加器设置为部件执行菜单【File】->【Create/Update】->【Createsymbolfileforcurrentfile】（1）完成部件连接（2）全加器的VHDL语言LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYFULL

6、_ADDERISPORT(A,B,Ci:INSTD_LOGIC;S,Co:OUTSTD_LOGIC);ENDFULL_ADDER;ARCHITECTUREFD1OFFULL_ADDERISCOMPONENTHALF_ADDERPORT(A,B:INSTD_LOGIC;S,CO:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALT1,T2,T3:STD_LOGIC;BEGINU1:HALFADDPORTMAP(A=>A,B=>B,S=>T1,CO=>T2);U2:HALFADDPORTMAP(A=>CI,B=>T1,S=>S,CO

7、=>T3);Co<=T2ORT3;ENDARCHITECTUREFD1;3、程序下载（1）首先将实验系统和并口通信线连接好（2）根据引脚锁定连接导线（3）所有连线连接好后打开EDA实验电源（4）执行【Tools】->【Programmer】模式选择JTAG（5）所有配置选择完毕，点击START结果分析：通过观察实验箱LED灯亮情况和真值表的符合六、实验小结通过这次实验学习并且掌握了QuartusⅡ开发平台的基本使用，学习了基于原理图输入设计法设计数字电路的方法，能用原理图输入设计法设计1位二进制半加器、1位二进制全加器。