4位二进制全加器的设计

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1、4位二进制全加器的设计摘要加法器是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。在电子学中，加法器是一种数位电路，其可进行数字的加法计算。在现代的电脑中，加法器存在于算术逻辑单元（ALU）之中。加法器可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二进制作运算。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运行速度快；串行进位方式是将全加器级联构成多位加法器。通常

2、，并行加法器比串行加法器的资源占用差距也会越来越大。我们采用4位二进制并行加法器作为折中选择，所选加法器为4位二进制先行进位的74LS283，它从C0到C4输出的传输延迟很短，只用了几级逻辑来形成和及进位输出，由其构成4位二进制全加器，并用proteus进行仿真。关键字全加器，四位二进制，迭代电路，并行进位，74LS283，proteus仿真总电路设计一、硬件电路的设计该4位二进制全加器以74LS283（图1）为核心，采用先行进位方式，极大地提高了电路运行速度，下面是对4位全加器电路设计的具体分析。图11）全加器（full-adder）全加器是一种由被加数、

3、加数和来自低位的进位数三者相加的运算器。基本功能是实现二进制加法。全加器的功能表输入输出输入输出8CIABSCOCIABSCO0000010100110010100110010111011110010111逻辑表达式：=AB'CI'+A'BCI'+A'B'CI+ABCI其中，如果输入有奇数个1，则S为1；如果输入有2个或2个以上的1，则CO=1。实现全加器等式的门级电路图如图2所示，逻辑符号如图3所示.图2图32）四位二级制加法器a)串行进位加法器四位二进制加法器为4个全加器的级联，每个处理一位。最低有效位的进位输入通常置为0，每个全加器的进位输出连到高一位

4、全加器的进位输入。8b）超前进位加法器为了提高运算速度，必须设法减小或消除由于进位信号逐级传递所消耗的时间，于是制成了超前进位加法器。优点：与串行进位加法器相比，（特别是位数比较大的时候）超前进位加法器的延迟时间大大缩短了。缺点：电路比较复杂。b）超前位链结构加法器令产生进位产生传输信号四位全加器的进位链逻辑可以表示为如下：二、设计思路由上面对加法器的具体分析，我们分别假定两个4位二进制数分别为A3A2A1A0、B3B2B1B0,利用ISISProfession软件进行仿真，如图4所示，每个数位上的数值1、0用开关的高低电平表示，当开关打到红色点上时表示该位

5、数值为1，反之如果打到蓝色点上时为0，输出的四位二进制用S3S2S1S0表示，当输出的各位上亮红灯了该位输出为1，如果为蓝色则表示为0，C0进位输入端，C4为进位输出端，以此进行仿真。下面给出的是4位二进制全加器的部分真值表：truthtableA3A2A1A0B3B2B1B0C0S3S2S1S0C400000000000000000000001000108000100010001000010000100011000110001101010001100100010100100000010101000100010001000011100001100000101

6、000010110010001000000001100010001000111001001101100010010100011010100001100111001000011011111010101001000111101010011010011000100100001110001001100101..........................................图28下面是74LS283四位二进制全加器的逻辑电路图：8图48图5图6结果分析：由上图可以看出仿真结果与实际的运算结果是相同的。由仿真程序结果可知，设计的程序完成了四位全加器的功

7、能，因此，该程序正确。心得体会通过本次课程设计，我们加深了对所学知识的理解，并对某些知识进行了很好地应用，如全加器，74xx283等。同时，我们也更加强化了自己查阅资料的能力，这有助于提高我们的自学能力，整个过程中我们还有请教其他同学。总之，本次课程设计更加激发了我们的学习欲望，有利于我们后续课程的学习。参考文献：数字设计-原理与实践（第四版）（美）JohnF.Wakerly著数字电子技术基础解题指南唐竞新主编清华大学出版社电子技术李春茂主编科学技术文献出版社88