VHDL软件设计报告.doc

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1、南京邮电大学课程设计报告设计类别:EDA-VHDL专业名称:电子信息工程班级学号:B08021717学生姓名:付祥旭基本题:数字时钟设计综合题:数码管学号动态显示同小组成员：学号：姓名：曾大千指导教师:王奇、梅中辉、周晓燕、孔凡坤日期：2011年9月1日—9月21日第一章软件设计介绍一、各类设计环节的性质、目的与任务本课程设计是一门重要的专业基础实践课，是《现代电子技术》或《EDA技术》等课程的后续实践课程，未选前述课程的要求学生具备数字电路和C语言的基础。本课程设计的目的和任务：1.使学生全面了解如何应用该硬件描述语言进行高速集成电路设计；2.通过

2、软件设计环节与仿真环节使学生熟悉QuartusII设计与仿真环境；3.通过对基本题、综合题的设计实践，使学生掌握硬件系统设计方法（自底向上或自顶向下），熟悉VHDL语言三种设计风格，熟悉其芯片硬件实现的过程。二、实验内容软件设计课题共分基本课题、综合课题两档。基本课题2题，12个学时完成；综合课题共4题，20个学时完成。四、考核办法学生软件设计成绩考核来源于以下方面：考勤及工作态度（占10％）软件设计报告（占40％）验收情况（占50％）五、主要设备微型计算EDA－VHDL开发软件（QUARTUS2）ALteraCPLD硬件实验开发系统第二章软件开发平

3、台简介1QuartusII简介QuartusII提供了完整的多平台设计环境，能满足各种特定设计的需要，也是单芯片可编程系统（SOPC）设计的综合性环境和SOPC开发的基本设计工具。QuartusII设计工具完全支持VHDL、Verilog的设计流程，其内部嵌有VHDL、Verilog逻辑综合器。QuartusII具备仿真功能，同时也支持第三方的仿真工具，如Modelsim。QuartusII包括模块化的编译器。编译器包括的功能模块有分析/综合器（Analysis&Synthesis）、适配器(Fitter)、装配器(Assembler)、时序分析器(

4、TimingAnalyzer)、设计辅助模块(DesignAssistant)、EDA网表文件生成器(EDANetlistWriter)、编辑数据接口(CompilerDatabaseInterface)等。可以通过选择SartCompilation来运行所有的编译器模块，亦可以通过选择Start单独运行各个模块。还可以通过选择CompilerTool(Tools菜单)，在CompilerTool窗口中运行该模块来启动编译器模块。在CompilerTool窗口中，可以打开该模块的设置文件或报告文件，或打开其他相关窗口。2QuartusII设计基本流程

5、①使用NewProjectWizard（File菜单）建立新工程并指定目标器件或器件系列。②使用TextEditor（文本编辑器）建立VerilogHDL、VHDL或Altera硬件描述语言(AHDL)设计。也可以使用BlockEditor（原理图编辑器）建立流程图或原理图。流程图中可以包含代表其它设计文件的符号。还可以使用MegaWizard®Plug-InManager生成宏功能模块和IP内核的自定义变量，在设计中将它们实例化。③（可选）使用AssignmentEditor、Settings对话框（Assignments菜单）、Floorplan

6、Editor/LogicLock™功能指定初始设计的约束条件。④（可选）使用SOPCBuilder或DSPBuilder建立系统级设计。⑤（可选）使用SoftwareBuilder为Excalibur™器件处理器或Nios®嵌入式处理器建立软件和编程文件。⑥使用Analysis&Synthesis对设计进行综合。⑦（可选）使用仿真器对设计执行功能仿真。⑧使用Fitter对设计执行布局布线。在对源代码进行少量更改之后，还可以使用增量布局布线。⑨使用TimingAnalyzer对设计进行时序分析。⑩使用仿真器对设计进行时序仿真。第三章软件设计内容３.１数

7、字时钟设计１设计题目及其要求要求学生设计一个时钟,并输出到数码管显示时，分，秒。2设计原理注：本实验设计采用的是自已购买的开发板，时钟为25MHZ，3选8的数码管位选，以及共阴型数码。电路主要分为分频电路，选择电路，计数电路各译码扫描电路。分频电路:对开板上的晶振产生的25MHZ的调频进行12.5MHZ的分频产生1HZ的时钟信号.选择电路:对分频电路产生的1HZ的时钟信号,和秒计数器和分计数产生的进位信号进行选择,分别用于校分校时.计数电路:60计数器和24的计数器,分别对秒分和时进行计数.60计数器每计满60个数则产生一个进位信号,用于作为分钟计数

8、器和小时计数器的时钟.译码扫描电路:对于输出的秒分时数据时行译,以对应8段数码管的段选cout1~8,以及位