EDA课程设计_多功能数字钟设计报告_数字系统设计与verilog_HDL(第四版)_王金明.doc

《EDA课程设计_多功能数字钟设计报告_数字系统设计与verilog_HDL(第四版)_王金明.doc》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、下载可编辑EDA课程设计报告：实用多功能数字钟学院：专业：班级：学号：姓名：指导老师：江伟2012年12月25日.专业.整理.下载可编辑实用多功能数字钟摘要本EDA课程设计利用QuartusII软件VerilogVHDL语言的基本运用设计一个多功能数字钟，经分析采用模块化设计方法，分别是顶层模块、alarm、alarm_time、counter_time、clk50mto1、led、switch、bitel、adder、sound_ddd、sound_ddd_du模块，再进行试验设计和软件仿真调试，分别实现时分秒计时、闹钟闹铃、时分秒手动校时、时分秒清零，时间保持和整点报时等多种基本功

2、能。单个模块调试达到预期目标，再将整体模块进行试验设计和软件仿真调试，已完全达到分块模式设计功能，并达到设计目标要求。.专业.整理.下载可编辑关键字：多功能数字钟、Verilog、模块、调试、仿真、功能目录一.课程设计的目的及任务………………………………………11.1课程设计的目的……………………………………………11.2课程设计的任务与要求……………………………………1二．课程设计思路及其原理……………………………………1三．QuartusII软件的应用……………………………………23.1工程建立及存盘……………………………………………23.2工程项目的编译…………………………………

3、…………33.3时序仿真……………………………………………………3四．分模块设计、调试、仿真与结果分析………………………44.1clk50mto1时钟分频模块………………………………44.2adder加法器模块………………………………………44.3hexcounter16进制计数器模块…………………………54.4counter_time计时模块…………………………………54.5alarm闹铃模块……………………………………………64.6sound_ddd嘀嘀嘀闹铃声…………………………………7.专业.整理.下载可编辑4.7sound_ddd_du嘀嘀嘀—嘟声音模块……………………74.

4、8alarm_time闹钟时间设定模块…………………………84.9bitsel将输出解码成时分秒选择模块…………………84.10switch去抖模块…………………………………………84.11led译码显示模块………………………………………94.12clock顶层模块…………………………………………10五．实验总结………………………………………………………………115.1调试中遇到的问题及解决的方法…………………………115.2实验中积累的经验…………………………………………125.3心得体会……………………………………………………12六．参考文献……………………………………………………

5、12七.程序清单………………………………………………………13一．课程设计的目的及任务1.1课程设计的目的通过课程设计的锻炼，要求学生掌握Verilog语言的一般设计方法，掌握VHDL语言的基本运用，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，基于实践、源于实践，实践出真知，实践检验真理，培养学生的创新精神。.专业.整理.下载可编辑掌握现代数字逻辑电路的应用设计方法，进一步掌握电子仪器的正确使用方法，以及掌握利用计算机进行电子设计自动化(EDA)的基本方法1.2课程设计的任务与要求用Verilog设计一个多功能的数字钟，具有下述功能;(1）计时功能。包括

6、时、分、秒的计时；(2)定时与闹钟功能：能在设定的时间发出闹铃音；(3)校时功能。对时、分和秒能手动调整以校准时间；(4)整点报时功能;每逢整点，产生"嘀嘀嘀嘀一嘟"四短一长的报时音二．课程设计思路及其原理数字计时器要实现时分秒计时、闹钟闹铃、时分秒手动校时、时分秒清零，时间保持和整点报时等多种基本功能，所有功能都基于计时功能。因此首先需要获得具有精确振荡时间的脉振信号，以此作为计时电路的时序基础，实验中可以使用的振荡频率源为50MHZ，通过分频获得所需脉冲频率1Hz。得到1hz脉冲后，要产生计时模块，必须需要加法器来进行加法，因此需要一个全加器，此实验中设计一个八位全加器来满足要求。

7、数字电路设计中，皆采用二进制加法，为实现实验中时分秒的最大功能，本实验中采用十六进制加法器，再进行BCD码进行转换来实现正常时钟显示。为产生秒位，设计一个模60计数器，利用加法器对1HZ的脉冲进行秒计数，产生秒位；为产生分位，通过秒位的进位产生分计数脉冲，分位也由模60计数器构成；为产生时位，用一个模24计数器对分位的进位脉冲进行计数。整个数字计时器的计数部分共包括六位：时十位、时个位、分十位、分个位、秒十位和秒个位。.专业.整理.下载可编辑基