同步时序逻辑电路的设计.ppt

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1、6.3同步时序逻辑电路的设计6.3.1设计同步时序逻辑电路的一般步骤6.3.2同步时序逻辑电路设计举例6.3同步时序逻辑电路的设计同步时序逻辑电路的设计是分析的逆过程,其任务是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。6.3.1设计同步时序逻辑电路的一般步骤同步时序电路的设计过程(1)根据给定的逻辑功能建立原始状态图和原始状态表(2)状态化简-----求出最简状态图；合并等价状态，消去多余状态的过程称为状态化简等价状态：在相同的输入下有相同的输出，并转换到同一个次态去的两个状态称为等价状态。①明确电路的

2、输入条件和相应的输出要求，分别确定输入变量和输出变量的数目和符号。②找出所有可能的状态和状态转换之间的关系。③根据原始状态图建立原始状态表。(3)状态编码（状态分配）；(4)选择触发器的类型(6)画出逻辑图并检查自启动能力。给每个状态赋以二进制代码的过程。根据状态数确定触发器的个数，(5)求出电路的激励方程和输出方程；（M:状态数;n:触发器的个数）2n-1

3、1001106011010105101000104001011003110001002010010001100000000次态现态计数脉冲CP的顺序6.3.2同步时序逻辑电路设计举例000010019100100018000111107111001106011010105101000104001011003110001002010010001100000000次态现态计数脉冲CP的顺序(2)确定激励方程组0000000100011110011010100010110001001000激励信号D3、D2、D1、D0是触

4、发器初态的函数D3、D2、D1、D0、是触发器初态还是次态的函数？画出各触发器激励信号的卡诺图画出完全状态图电路具有自启动能力(3)画出逻辑图，并检查自启动能力画出逻辑图例2:设计一个串行数据检测器。电路的输入信号X是与时钟脉冲同步的串行数据，其时序关系如下图所示。输出信号为Z；要求电路在X信号输入出现110序列时，输出信号Z为1，否则为0。a——初始状态;b——A输入1后;c——A输入11后;d——A输入110后。2.）定义输入输出逻辑状态和每个电路状态的含义；1.）确定输入、输出变量及电路的状态数:输入变量：A状

5、态数：4个输出变量：Z解:(1)根据给定的逻辑功能建立原始状态图和原始状态表2.状态化简列出原始状态转换表现态次态/输出A=0A=1aa/0b/0ba/0c/0cd/1c/0da/0b/0现态次态／输出A=0A=1aa/0b/0ba/0c/0ca/1c/0abc0/01/00/01/01/00/13、状态分配令a=00，b=01，c=11，现态Q1Q0Q1n+1Q0n+1／YA=0A=10000/001/00100/011/01100/111/04、选择触发器的类型触发器个数:两个。类型：采用对CP下降沿敏感的JK触

6、发器。abc0/01/00/01/01/00/15.求激励方程和输出方程现态Q1Q0Q1n+1Q0n+1／YA=0A=10000/001/00100/011/01100/111/0J=XK=1J=1K=XJ=XK=0J=0K=X状态转换真值表及激励信号K0J0K1J1激励信号YA0000000××00010100××10100000××1×00111101×0×110001×1×1111110×0卡诺图化简得激励方程输出方程6.根据激励方程和输出方程画出逻辑图,并检查自启动能力激励方程输出方程当=10时1000011

7、10/01/00/01/01/00/10/11/1输出方程能自启动检查自启动能力和输出A=0=00A=1=11输出方程修改电路例；用D触发器设计状态变化满足下状态图的时序逻辑电路1、列出原始状态表原始状态表f/1a/0gf/1g/0ff/1a/0ef/1e/0dd/0a/0cd/0c/0bb/0a/0aA=1A=0次态/输出（Sn+1/Y）现态（Sn）f/1a/0gf/1g/0ff/1a/0ef/1e/0dd/0a/0cd/0c/0bb/0a/0aA=1A=0次态/输出（Sn+1/Y）现态（Sn）第一次化简状态表f/

8、1e/0ff/1a/0ef/1e/0dd/0a/0cd/0c/0bb/0a/0aA=1A=0次态/输出（Sn+1/Y）现态（Sn）2、状态表化简011/1000/0100011/1100/0011011/0000/0010011/0010/0001001/0000/0000A=1A=0次态/输出（Sn+1/Y）现态（Sn）已分配状态的状态表2、