《VHDL程序设计实践》PPT课件.ppt

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1、第5章VHDL程序设计实践组合逻辑设计门电路的种类门电路是逻辑电路的基本电路。按逻辑与、或、非三种运算，产生三类门电路：与门，或门，非门。输入变量不同，会有二与门，三与门……；不同的逻辑运算可由与非门，或非门构成。在组合逻辑电路中，常见门电路有：与非门或非门异或门其他简单门电路习题1．CLK信号怎样用VHDL语言描述？2．异步复位怎样用VHDL语言描述？3．设计一个8位循环移位寄存器。4.设计一个六十进制计数器。5.设计一个八位编码器。6.设计一个三八译码器。7.设计一个N位通用加法器。8.为什么要

2、层次化设计？9．Moore型状态机和Mealy型状态机有什么相同和不同？10．一位有效状态机有什么优点？11．设计一个3位8状态机。12．设计一个PCIBUSVGA图像接口芯片，画出层次分解图，由几个人分别编程，再组合通调，写出一个团体协作的案例，总结成功失败的经验二输入与非门电路(1)二输入与非门的逻辑方程为：y=a&b(y=a.b)二输入与非门的电路图如图10.1所示。二输入与非门(2)二输入与非门VHDL程序设计。LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；E

3、NTITYnand2ISPORT(a，b:INSTD_LOGIC；Y:OUTSTD_LOGIC)；ENDnand2；ArchitectureNAND2_1OFnand2ISBEGINY<=aNANDb；ENDnand2_1；二输入与非门(3)LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYnand2ISPORT(a，b:INSTD_LOGIC；Y:OUTSTD_LOGIC)；ENDnand2；ARCHITECTUREnand2_2OFnand2ISBEGIN

4、二输入与非门(4)T1:PROCESS(a，b)VARIABLEcomb:STD_LOGIC_VECTOR(1DOWNTO0)；BEGINComb:=a&b；CASEcombISWHEN00=>y<=1；WHEN01=>y<=1；WHEN10=>y<=1；WHEN11=>y<=0；WHENOTHERS=>y<=X；ENDCASE；ENDPROCESSt1；ENDnand2_2；编码器真值表E1D0D1D2D3D4D5D6D7Q0Q1Q2GSEO1XXXXXXXX1111101111111111110

5、0XXXXXXX0000010XXXXXX01001010XXXXX011010010XXXX0111011010XXX01111100010XX011111101010X01111111100100111111111101优先级编码器（1）LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYpriorityencoderISPORT(d:INStd_Logic_Vector(7Downto0)；E1:INStd_Logic；GS，E0:OUTBITSTD_LO

6、GIC；Q:OUTStd_Logic_Vector(2Downto0)；ENDpriorityencoder；优先级编码器（2）ARCHITECTUREencoderOFpriotyencoderISBEGINP1:PROCESS(d)BEGINIF(d(0)=0ANDE1=0)THENY<=111；GS<=0；E0<=1；ELSIF(d(1)=0ANDE1=0)THENQ<=110；GS<=0；E0<=1；…优先级编码器（3）ELSIF(E1=1)THENQ<=111；GS<=1；E0<=1；EL

7、SIF(d=11111111ANDE1=0)THENQ<=111；GS<=1；E0<=0；ENDIF；ENDPROCESSP1；ENDencoder；译码器的设计(1)3-8译码器电路(138)功能与编码器的功能相反。输入变量为3个d0，d1，d2，输出变量有8个，即y0～y7，对输入变量d0，d1，d2译码，就能确定输出端y0～y7的输出端变为有效(低电平)，从而达到译码目的。真值表(查书)3-8译码器设计(2)LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTI

8、TYdecoder3_8ISPORT(a，b，c，g1，g2a，g2b:INSTD_LOGIC；Y:OUTSTD_LOGIC_VECTOR(7DOWNTO0))；ENDdecoder3_8；ARCHITECTURErtlOFdecoder3_8ISSIGNALindata:STD_LOGIC_VECTOR(2DOWNTO0)；BEGINIndata<=c&b&a；3-8译码器设计(3)PROCESS(indata，g1，g2a，g2b)BEGINIF(g1=1ANDg