时序管理规划约束.ppt

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1、时序约束与时序分析约束的分类时序约束与时序分析基础Quartus工具运行时序分析设置时序约束的常用方法约束的分类时序约束：规范设计的时序行为，表达设计者期望满足的时序要求，指导综合和布局布线阶段的优化算法等。区域与位置约束：用于指定芯片I/O管脚位置以及指导实现工具在芯片指定的物理区域进行布局布线。其它约束：泛指目标芯片型号、电气特性等约束属性。时序约束与时序分析基础时序约束的概念：时序约束主要包括周期约束（FFS到FFS，即触发器到触发器）和偏移约束（IPAD到FFS、FFS到OPAD）以及静态路径约束（IPAD到OPAD）等3种。附加时序

2、约束的一般策略是先附加全局约束，然后对快速和慢速例外路径附加专门约束。附加全局约束时，首先定义设计的所有时钟，对各时钟域内的同步元件进行分组，对分组附加周期约束，然后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑的PADTOPAD路径附加约束。附加专门约束时，首先约束分组之间的路径，然后约束快、慢速例外路径和多周期路径，以及其他特殊路径。时序约束的基本作用提高设计的工作频率：通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。获得正确的时序分析报告：FPGA设计平台都包含静态时序分析工具，利

3、用这类工具可以获得映射或布局布线后的时序分析报告，从而对设计的性能做出评估。指定FPGA/CPLD引脚位置与电气标准 1可编程特性使电路板设计加工和FPGA设计可以同时进行，而不必等FPGA引脚位置完全确定，从而节省了系统开发时间2通过约束还可以指定IO引脚所支持的接口标准和其他电气特性设计中常用的时序概念周期最大时钟频率时钟建立时间时钟保持时间时钟到输出延时管脚到管脚延时Slach时钟偏斜周期与最大时钟频率TCLK=TCKO+TLOGIC+TNET+TSETUP－TCLK_SKEWTCLK_SKEW=TCD2－TCD1其中TCKO为寄存器

4、固有的时钟输出延迟，TLOGIC为同步元件之间的组合逻辑延迟，TNET为网线延迟，TSETUP寄存器固有的建立时间，TCLK_SKEW为时钟偏斜Fmax=1/TCLK建立时间（Tsu）时钟建立时间就是指时钟到达前，数据和使能已经准备好的最小时间间隔tsu=DataDelay–ClockDelay+MicrotsuMicrotsu指的是一个触发器内部的建立时间，它是触发器的固有属性，一般典型值小于1ns时钟保持时间时钟保持时间是只能保证有效时钟沿正确采用的数据和使能信号的最小稳定时间Th=ClockDelay–DataDelay+MicroTh

5、其中MicroTh是指寄存器内部的固有保持时间，同样是寄存器的一个固有参数，典型值小于1～2ns时钟到输出延时从时钟信号有效沿到数据有效的时间间隔。tco＝ClockDelay+Microtco+DataDelayMicortco也是一个寄存器的固有属性，指的是寄存器相应时钟有效沿，将数据送到输出端口的内部时间参数管脚到管脚延时tpd指输入管脚通过纯组合逻辑到达输出管脚这段路径的延时.特别需要说明的是，要求输入到输出之间只有组合逻辑，才是tpd延时由于CPLD的布线矩阵长度固定，所以常用最大管脚到管脚延时标准CPLD的速度等级。Slack表

6、示设计是否满足时序的一个称谓，正的slack表示满足时序（时序的余量），负的slack表示不满足时序（时序的欠缺量）。Slack=Requiredclockperiod–ActualclockperiodSlack=Slackclockperiod–(MicrotCO+DataDelay+MicrotSU)ClockSkew指一个同源时钟到达两个不同的寄存器时钟端的时间偏移Quartus工具运行时序分析全编译Processing/start/starttiminganalysis使用Tcl脚本运行时序分析工具时序分析报告内容Timingana

7、lyzersettings：时序分析设置Timinganalyzersummery：时序分析概要Clocksetup：时钟建立关系Clockhold：时钟保持关系Tsu：输入建立时间Th:输入保持时间Tco：时钟到输出延时Tpd：管脚到管脚延时Minimumtpd&tco：最小tpd和tco时序分析内容窗口分析设计在分析报告中，会以升序方式排列出路径的fmax，利用quaruts一些功能分析到更多的信息。在所选的时序路径上，单击鼠标右键，弹出一些查看路径细节的选项。分别是全局时序约束与个别时序约束全局时序约束即指定工程范围内通用的全局性时序约

8、束。个别时序约束即对特殊的结点、路径、分组、模块指定个别性的时序约束。个别时序约束的优先级高于全局时序约束。QuartusII中常用的设置时序约束的途径：assig