时序约束与时序分析.ppt

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1、时序约束与时序分析设计中常用的约束设计中常用的约束（Assignments或Constraints）主要分为3类：时序约束：主要用于规范设计的时序行为，表达设计者期望满足的时序条件，指导综合和布局布线阶段的优化算法等。区域与位置约束：主要用于指定芯片I/O引脚位置以及指导实现工具在芯片特定的物理区域进行布局布线。其他约束：泛指目标芯片型号、接口位置，电气特性等约束属性。时序约束的主要作用提高设计的工作频率通过附加时序约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。获得

2、正确的时序分析报告QuartusII的静态时序分析（STA）工具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入时序约束，以便STA工具能输出正确的时序分析结果。静态时序分析与动态时序仿真的区别动态时序仿真是针对给定的仿真输入信号波形，模拟设计在器件实际工作时的功能和延时情况，给出相应的仿真输出信号波形。它主要用于验证设计在器件实际延时情况下的逻辑功能。由动态时序仿真报告无法得到设计的各项时序性能指标，如最高时钟频率等。静态时序分析则是通过分析每个时序路径的延时，计算出设计的各项时序性

3、能指标，如最高时钟频率、建立保持时间等，发现时序违规。它仅仅聚焦于时序性能的分析，并不涉及设计的逻辑功能，逻辑功能验证仍需通过仿真或其他手段（如形式验证等）进行。静态时序分析是最常用的分析、调试时序性能的方法和工具。QuartusII中的时序分析报告Timinganalyzer：Timinganalyzersettings：时序分析设置，包括目标器件、时序分析报告中报告的内容、时序约束。Timinganalyzersummary：时序分析概要Clocksetup：时间建立关系tsu：输入建立时间th：

4、输入保持时间tco：时钟到输出延时tpd：管脚到管脚延时Minimumtpd&tco：最小tpd&tco设计中常用的时序概念时钟偏斜周期与最高频率建立时间保持时间时钟到输出延时管脚到管脚延时Slack时钟偏斜时钟偏斜：指一个同源时钟到达两个不同的寄存器时钟端的时间差别。clockskew：Thedifferenceinthearrivaltimeofaclocksignalattwodifferentregisters,whichcanbecausedbypathlengthdifferencesbe

5、tweentwoclockpaths,orbyusinggatedorrippledclocks.Clockskewisthemostcommoncauseofinternalholdviolations.最小时钟周期与最高时钟频率最小时钟周期：tCLK=Microtco+tLOGIC+tNET+MicrotSU－tCLK_SKEWtCLK_SKEW=tCD2－tCD1最高时钟频率：fmax=1/tCLK同步电路数据传输模型Tips同步系统的运行速度即同步时钟的速度。同步时钟愈快，电路处理数据的时间间

6、隔越短，电路在单位时间处理的数据量就愈大。setupslack=()-(+++-)建立时间建立时间：在触发器的时钟信号有效沿到来以前，数据和使能信号必须保持稳

7、定不变的最小时间。如果建立时间不够，数据将不能在该时钟沿被正确打入触发器。tSU=DataDelay+MicrotSU－ClockDelayTipstSU(clocksetuptime):Thelengthoftimeforwhichdatathatfeedsaregisterviaitsdataorenableinput(s)mustbepresentataninputpinbeforetheclocksignalthatclockstheregisterisassertedattheclockpi

8、n.tSU=+-tSUslack=-保持时间保持时间：在触发器的时钟信号有效沿到来以后，数据和使能信号必须保持稳定不变的最小时间。如果保持时间不够，数据同样不能被正确打入触发器。tH=ClockDelay–DataDelay+MicrotHTipstH(clockhol