电工电子技术 上册 教学课件 作者 储克森 30第三十讲.ppt

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1、第四节基本数字部件数字电路主要有两大重要组成部分。一个是组合逻辑电路；另一类是时序逻辑电路一、二进制加法器1．半加器完成两个一位二进制数A和B相加的数字电路称为半加器。半加器真值表如表7-15所示。其逻辑结构和逻辑符号如图7-24示表7-15半加器逻辑真值表a）半加器逻辑结构b）半加器逻辑符号图7-24半加器2．全加器完成两个一位二进制数Ai和Bi本位及来自相邻低位的进位Ci-1相加的数字电路称为全加器。逻辑结构图和逻辑符号如图7-25。全加器的逻辑状态见表7-16。表7-16全加器逻辑状态表图7-25全加器3．全加器集成电路二、译码器把二进制代码

2、代表的特定含义翻译出来的过程称为译码，完成该功能的数字电路称为译码器。1．通用译码器其输入与输出的关系见表7-17表7-174/10线译码器输入与输出关系表2．显示译码器显示译码器是将数字或文字的代码译出，并驱动显示器显示出数字文字符号的一种功能器件7段显示器显示段布置及字形组合如图7-28。表7-18是8421十进制编码七段译码器的字段控制要求。其中√表示该灯亮。图7-287段显示器表7-188421十进制编码七段译码器的字段控制要求三、编码器编码是译码的反过程。实现编码功能的数字电路称之为编码器。图7-30是3位二进制优先编码器148外引脚排列

3、图。真值表如表7-19。表7-19优先编码器148四、寄存器用来存储数码的逻辑部件称为寄存器。按其功能不同，可分为数码寄存器和移位寄存器。1．数码寄存器存放数码的组件称为数码寄存器，简称寄存器。图7-31是由四个D触发器组成的四位数码寄存器。图7-31D触发器组成的四位寄存器2．移位寄存器具有数码移位功能的寄存器称为移位寄存器，它分单向移位和双向移位寄存器两大类。图7-32所示是由D触发器组成的四位串入一串/并出左移位寄存器。各触发器的CP均相同，其状态方程为图7-32用D触发器组成的四位左移寄存器假设各触发器的初始状态都为0，若要寄存数码“101

4、1”，则可由串行输入端D0输入一组与移位脉冲CP同步的串行数码“1011”，则Q3、Q2、Q1、和Q0的状态转换表如表7—20所示。显然：经过四个移位脉冲作用后，四位串行输入数码“1011”全部被送入移位寄存器，由Q3Q2Q1Q0端并行输出，实现了将串行码、转换成并行码的逻辑功能；当需要串行输出时，则Q3端可作为串行输出端，再送入三个移位脉冲，移位寄存器中存放的四位数码“1011”就可由Q3端全部移出，实行串入一串出的逻辑功能。3．寄存器集成电路图7-33是带有清除端的四位寄存器175，它由四个D触发器组成。表7-21是175逻辑功能表。图7-34

5、是四位双向移位寄存器194，表7-22是194功能表五、计数器计数器若按各个计数单元动作的次序划分，可分为同步计数器和异步计数器；若按进制方式不同划分，可分为二进制计数器、十进制计数器以及任意进制计数器；若按计数过程中数字的增减划分，可分为加法计数器、减法计数器和加减均可的可逆计数器。1．异步二进制加法计数器图7-35是用四个主从JK触发器组成的四位二进制加法计数器逻辑图图7-35用JK触发器组成的异步二进制四位加法计数器特性方程当计数脉冲CP输入后，各触发器状态的变化及计数情况见表7-23所示计数器所累计的输入脉冲数可用下式表示：N=Q3×23+

6、Q2×22+Q1×21+Q0×20各级触发器的状态可用波形图表示，如图7-36所示。图7-36各级触发器的波形图2．集成计数器图7-37是SN7490A型二—五—十进制集成计数器的外引线排列图。表7-24是它的功能表。图7-37SN7490A二—五—十进制集成计数器外引线排列图表7-24SN7490A功能表作业：P1617-6