数电-时序逻辑电路练习题(修改).ppt

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1、第1页数字电子技术自测练习第6章时序逻辑电路单项选择题填空题第2页数字电子技术第5章时序逻辑电路单项选择题1、时序逻辑电路在结构上()。A必须有组合逻辑电路×B必须有存储电路√必有存储电路和组合逻辑电路C×D以上均正确×分析提示根据时序逻辑电路任一时刻的输出信号，不仅取决于该时刻的输入信号，还与输入信号作用前电路所处的状态有关的功能特点，在结构上必须有存储电路记忆电路以前所处的状态。第3页数字电子技术第5章时序逻辑电路单项选择题2、同步时序逻辑电路和异步时序逻辑电路的区别在于异步时序逻辑电路()。A没有触发器×B没有统一的时钟脉冲控制√没有稳定状态C×D输出只与内部

2、状态有关×分析提示异步时序逻辑电路在结构上，各触发器的时钟端不接到同一个时钟信号上，没有统一的时钟脉冲控制，状态变化时不和时钟脉冲同步。第4页数字电子技术第5章时序逻辑电路单项选择题3、图示各逻辑电路中，为一位二进制计数器的是()。A√B×C×D×分析提示一位二进制计数器的状态方程为每作用1个时钟CP信号，状态变化1次。按各电路的连接方式，求出驱动方程并代入特性方程。第5页数字电子技术第5章时序逻辑电路单项选择题4、从0开始计数的N进制增量计数器，最后一个计数状态为()。NA×N－1B√N+1C×2ND×分析提示从0开始计数的N进制增量计数器，其计数状态依次是0、1

3、、2、…、N－1，共N个计数状态。第6页数字电子技术第5章时序逻辑电路单项选择题5、由n个触发器构成的计数器，最多计数个数为()。n个A×n2B×2n个C×2n个D√分析提示每个触发器Q端有0、1两种可能状态，n个触发器有2n种可能的状态，最多计数个数为2n个。第7页数字电子技术第5章时序逻辑电路单项选择题6、若构成一个十二进制计数器，所用触发器至少()。12个A×3个B×4个C√6个D×分析提示进制数N=12，设触发器的个数为n，按N≤2n关系计算n，并取最小整数，n=4。第8页数字电子技术第5章时序逻辑电路单项选择题7、4个触发器构成的8421BCD码计数器，其

4、无关状态的个数为()。6个A√8个B×10个C×不定D×分析提示8421BCD码计数器为十进制计数器，有效状态数为10个，4个触发器共有24=16个状态，无效状态数=16−10=6个。第9页数字电子技术第5章时序逻辑电路单项选择题8、下列计数器中，不存在无效状态的是()。二进制计数器A√十进制计数器B×环形计数器C×扭环形计数器D×分析提示n个触发器构成的n位二进制计数器，2n个状态全部为有效状态，不存在无效状态。第10页数字电子技术第5章时序逻辑电路单项选择题9、异步计数器如图示，若触发器当前状态Q3Q2Q1为110，则在时钟作用下，计数器的下一状态为()。A10

5、1√B111×C010×D000×分析提示各触发器的状态方程：，i=1,2,3各触发器的时钟条件：CP1↑=CP↑,CP2↑=Q1↑,CP3↑=Q2↑触发器具备时钟条件时按状态方程改变状态，不具备时钟条件时状态不变。各触发器的初始状态：CP1↑，使，Q1变化为0→1，出现上升沿，Q1↑，使，Q2变化为1→0，出现下降沿，Q2↓，使。第11页数字电子技术第5章时序逻辑电路单项选择题10、异步计数器如图示，若触发器当前状态Q3Q2Q1为011，则在时钟作用下，计数器的下一状态为()。A100√B110×C010×D000×分析提示各触发器的状态方程：，i=1,2,3各触

6、发器的时钟条件：CP1↓=CP↓,CP2↓=Q1↓,CP3↓=Q2↓触发器具备时钟条件时按状态方程改变状态，不具备时钟条件时状态不变。各触发器的初始状态：CP1↓，使，Q1变化为1→0，出现下降沿，Q1↓，使，Q2变化为1→0，出现下降沿，Q2↓，使。第12页数字电子技术第5章时序逻辑电路单项选择题11、由4位二进制计数器74LS161构成的任意进制计数器电路如图示，计数时的最小状态是()。0000A×1111B×0110C√0001D×分析提示图示电路，构成任意进制计数器所用的方法为进位输出C置于差数法。计数范围为：预置数输入端的数值0110~使进位输出C为1时的

7、状态1111计数时的最小状态是0110。第13页数字电子技术第5章时序逻辑电路单项选择题12、由4位二进制计数器74LS161构成的任意进制计数器电路如图示，计数器的有效状态数为()。16个A×8个B×10个C√12个D×分析提示图示电路，构成任意进制计数器所用的方法为复位法。计数范围为：预置数输入端的数值0000~使为0时的状态1001共10个有效状态。第14页数字电子技术第5章时序逻辑电路单项选择题13、由4位二进制计数器74LS161构成的任意进制计数器电路如图示，计数器的最大状态是()。0000A×1111B×1001C√0001D×分析提示图示电路，构