EDA数字逻辑实验报告

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1、实验报告课程名称_数字逻辑及系统设计实验学生学院____计算机____________专业班级软件2012（2）班_学号3112006177学生姓名陈海兵指导教师_____林小平_________2013年12月24日一、实验目的1.熟练掌握基本门电路的主要用途以及验证它们的逻辑功能。2.熟练掌握常用组合逻辑电路的基本原理及其逻辑电路功能。3.熟练掌握常用时序逻辑电路的基本原理及其逻辑电路功能。4.掌握LiberoIDE基于FPGA的设计流程。5.熟悉FPGA的设计与开发流程。熟悉芯片烧录的流程及步骤

2、。二、实验要求1.要求每人能独立完成实验。严禁抄袭。2.能独立搭建LiberoIDE软件基础环境，掌握FPGA的开发流程。3.按照实验指导书中P56-69的实验步骤进行设计，每一步骤均需要截图显示。4.完成3次仿真（综合前，综合后，布局布线后），并将仿真波形截图显示。5.将程序烧录到ActelProasic3A3P030FPGA核心板，在数字逻辑及系统实验箱上完成连线，验证代码的正确性。6.纸制版的封面单面打印，其他页面必须双面打印。全班刻一张光盘。三、实验内容1.设计题目：用3-8译码器74HC13

3、8实现举重比赛的裁判表决电路的组合逻辑函数，写出模块代码和测试平台代码。2.74HC138功能表参照教材中P53表2-9，引脚图参照实验指导书中P30图2-16。3.把每一个步骤的实验结果截图，按实验指导书中P6图1-7中所列FPGA引脚，手工分配引脚，最后通过烧录器烧录至FPGA核心板上。4.按分配的引脚连线，实测相应功能并记录结果。四、实验结果与截图1.模块及测试平台代码清单。模块代码//74HC138.vmoduledecoder3_8_1(DataIn,Enable1,Enable2,Enab

4、le3,Eq,y);input[2:0]DataIn;inputEnable1,Enable2,Enable3;output[7:0]Eq;reg[7:0]Eq;outputy;regy;integerI;always@(DataInorEnable1orEnable2orEnable3)beginif(Enable1

5、

6、Enable2

7、

8、!Enable3)Eq=0;elsefor(I=0;I<=7;I=I+1)if(DataIn==I)Eq[I]=1;elseEq[I]=0;if(Eq[3]

9、Eq[

10、5]

11、Eq[6]

12、Eq[7])y=1;elsey=0;endendmodule平台代码//testbench.v`timescale1ns/10psmoduletestbench;reg[2:0]in;regenable1,enable2,enable3;wire[7:0]eq;wirey;decoder3_8_1u1(in,enable1,enable2,enable3,eq,y);initialbeginin=0;repeat(20)#20in=$random;endinitialbeginena

13、ble1=0;enable2=0;enable3=1;#200enable3=0;endendmodule2.第一次仿真结果。（将波形窗口背景设为白色，调整窗口至合适大小，使波形能完整显示，对窗口截图。）3.综合结果（截图）。（将相关窗口调至合适大小，使RTL图能完整显示，对窗口截图。）4.第二次仿真结果（综合后）（截图）。回答输出信号是否有延迟，延迟时间约为多少？有延迟，约为400ps1.第三次仿真结果（布局布线后）（截图）。回答输出信号是否有延迟，延迟时间约为多少？分析是否有出现竞争冒险。延迟约4

14、191ps，因为存在毛刺,故有竞争冒险1.画出74HC138实现逻辑函数的输入输出状态表（参照表2-12）。使能输入数据输入译码输出E3A2A1A0Y1XXXXX111111110X1XXXX111111110XX0XXX111111110001000011111110001001101111110001010110111110001011111011111001100111101110001101111110111001110111111011001111111111101注：X为任意状态一、结论与

15、体会通过本次实验,基本掌握了基本门电路的主要用途以及验证它们的逻辑功能。理解了常用组合逻辑电路的基本原理及其逻辑电路功能。对常用时序逻辑电路的基本原理及其逻辑电路功能有了更清晰的认识。学会了LiberoIDE基于FPGA的设计流程。熟悉FPGA的设计与开发流程。熟悉芯片烧录的流程及步骤。