基于FPGA的4位全加器实验

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1、试验一4位全加器实验1．实验原理全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。全加器的真值表如表1所示。表1全加器真值表输入输出AiBiCi-1SiCi00000001100101001101100101010111001111114位全加器可以采用四个1位全加器级连成并行相加串行进位的加法器，实现框图如图1所示，其中CSA为1位全加器。由图可以看出，每1位的进位信号送给下1位作为输入信号，因此，任1位的加法运算必须在低1位的运算完成之后才能进行，因此它的延迟非常可观，高速运算肯定无法胜任。图14位串行进位加法器实现框图在

2、图1中，A和B为加法器的输入位串，对于四位全加器则位宽为4位，D为加法器输出位串，和输入位串相同，C为进位输入(Ci)或输出(Co)。实现代码为：moduleadder4(cout,sum,ina,inb,cin);output[3:0]sum;outputcout;10input[3:0]ina,inb;inputcin;assign{cout,sum}=ina+inb+cin;endmodule2．实验目的⒈熟悉ISE9.1开发环境，掌握工程的生成方法；⒉了解VerilogHDL语言在FPGA中的使用；⒊了解4位全加器的VerilogHDL语言实现。3．

3、实验内容⒈用VerilogHDL语言设计4位全加器，进行功能仿真验证。⒉使用ChipscopePro生成VIO/ICON核，在线观测调试。4．实验准备⒈将USB下载电缆与计算机及XUPV2Pro板的J8连接好；⒉将RS232串口线一端与计算机连接好，另一端与板卡的J11相连接；⒊启动计算机，当计算机启动后，将XUPV2Pro板的电源开关SW11打开到ON上。观察XUPV2Pro板上的＋2.5V，＋3.3V，＋1.5V的电源指示灯是否均亮。若有不亮的，请断开电源，检查电源；5．实验步骤⒈创建工程及设计输入⑴在E：project目录下，新建名为count8的

4、新工程器件族类型（DeviceFamily）选择“Virtex2P”，器件型号（Device）选“XC2VP30ff896-7”，综合工具（SynthesisTool）选“XST(VHDL/Verilog)”，仿真器（Simulator）选“ISESimulator(VHDL/Verilog)”。⑵设计输入在源代码窗口中单击右键，在弹出的菜单中选择“NewSource”，在弹出的对话框中选择“VerilogMoudle”，在右端的Filename中输入源文件名“adder4”，下面各步点“Next”10，然后在弹出的源代码编辑框内输入前面所示的源代码并保存即

5、可。⒉功能仿真⑴在sources窗口sourcesfor中选择BehavioralSimulation。⑵由TestBenchWaveForm添加激励源。具体操作步骤是：右键单击“adder4.v”，在弹出的菜单中选择“NewSource”，在弹出的对话框中选择“TestBenchWaveForm”，在右端的“Filename”中输入“test”，点击“Next”，再点击“finish”即可。双击“test.tbw”，在右窗口中设置激励波形，如图2所示。图2波形激励编辑窗口⑶然后单击“test.tbw”，在processes窗口中双击“simulaterbe

6、havioralmodel”即开始仿真，仿真结果如图3所示。图3仿真结果从图中可以验证由VerilogHDL语言设计的4位全加器的工作是正确的。由于此全加器没有时钟输入，所以不必进行UserConstraints。10⒊用ChipScope进行在线调试这里使用的是核生成法。⑴生成chipscope核代码比较简单，这里只需要ICON和VIO这两个核即可。具体步骤如下：右键单击“adder4.v”，在弹出的菜单中选择“NewSource”，如图4所示，在弹出的对话框中选择“IP(COREGenerator&Architecture)”，在右端的“Filename

7、”中输入“ICON”，如图5所示，点击“Next”，在弹出的对话框中依次选择“Debug&Verification—ChipScopePro—ICON”，如图6所示，然后点击“Next”，再点击“finish”，会弹出一个对话框，如图7所示，由于只用了VIO核，所以ICON的控制端口数（NumberofControlports）为1，在点击“Finish”，这样ICON核就生成好了。图４操作示意图１10图5操作示意图2图6操作示意图310图7操作示意图4接下来要生成VIO核，与生成ICON核步骤一下，右键单击“adder4.v”，在弹出的菜单中选择“NewS

8、ource”，在弹出的对话框中选择“IP(COREG