可编程逻辑器件实验指导书

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1、MAX+PLUSII软件平台的使用练习一、实验目的1、学会使用MAXPLUSII开发工具。2、掌握原理图和程序代码两种常用的输入方式。二、实验内容1、以模12计数器为例，学习使用原理图输入的方式进行设计该电路。具体步骤为：⑴项目建立(2)原理图输入(3)项日编译(4)项目仿真2、以模12计数器为例，用已经给出的程序代码，学习使用程序代码输入的方式进行设计该电路。具体步骤为：(1)项目建立(2)文木输入(3)项口编译(4)项目仿真三、实验结果1、画出你设计的模12计数器的原理图。2、画出用原理图设计的模12计数器的仿真波形图。3、画出用程序代码

2、输入设计的模12计数器的仿真波形图。五、实验小结（手写）评价项目所得分数实验报告书写完整□3分□2分□1分其它：分原理图完整正确□3分□2分□1分其它：分仿真结果正确□4分□3分□2分其它：分总分：分日期：年月F1签名：4位全加器的设计一、实验目的1、用原理图设计4位全加器。2、学握调用系统和自定义元件的方法。3、学握用原理图设计电路的方法。二、实验原理1位全加器可以用两个1位半加器和一个二输入或门组成。1位半加器的具体设计如下图所示:1位全加器的具体设计如下图所示:4位全加器町看作4个1位全加器串行构成，具体连接方法如下图中所示:S3C35

3、251SO山1位全加器构成4位全加器连接示意图1位半加器逻辑原理I三、实验内容1、用VHDL语言（原理图）设计4位全加器。2、对设计的4位全加器进行时序仿真。HADDERAACOHADDERBBSOACO0BSO1位全加器逻辑原琪四、实验结果：1、画出你设计的4位全加器的顶层原理图。2、画出你设计的4位全加器的仿真波形图。五、实验小结（手写）评价项目所得分数实验报告书写完整□3分□2分□1分其它：分原理图完整正确□3分□2分□1分其它：分仿真结果止确□4分□3分□2分其它：分总分：分日期：年月日签名：计数器的设计一、实验目的1、熟练学握原理图

4、设计电路的方法。2、掌握调用元件图形符号的方法。3、用原理图方法设计我们所需的各种计数器。二、实验原理两个二进制（十进制）的可逆计数器串行就可以组成一个0-255（0-99）的可逆计数器。具体连接方法就是把低位计数器的进位输出送到高位计数器的时钟输入，其它的连接就与这个具体几进制计数器的端口决定。这是一个最基木的方法，在数字电子课程屮已经学过。对于二进制可逆计数器可用一个74169（十进制可逆计数器74168）得到。如果只要求加法计数器则有74160（可预置BCD异步清除计数器）、74161（可予制四位二进制异步清除计数器）、74162（可预

5、置BCD同步清除计数器）、74163（可予制四位二进制同步清除计数器）等儿种计数器可以根据情况选用。74168和74169符号见下图:74169■74168D0—D0—D1—D1Q0—i—D2Q0—D3Q1―•—D3Q1―—U/DNQ2―•—UQNQ2―YENTNQ3YENTNQ3―YENPNTCND-!-CENPNTCNAYLDNYLDN—CLK•CLKCOUNTER■••■COUNTER74168的状态图和74169的时序图如下,供设计参考StateDiagramPECEPCETU/DActiononRisingClockEdgeLXXL

6、oad(Pn—*Q)HLLHCountUp(Increment)HLLLCountDown(Decrement)HHXXNoChange(Hold)HXHXNoChange(Hold)TLS168ModeSelectTableH-HIGHVortaosLevelL-LOWVoltageLevelX-Immaterial►COUNTUP•••►COUNTDOWN74169时序图:TimingDiagramLOADLOADLS169ABinaryCountersTypicalLoad.Count,andInhibitSequences三、实验内容

7、1、用原理图的方法设计一个100进制（0〜99）加法计数器。2、锁定引脚，并下载验证Ui、实验结果1、画出你设计的100进制计数器的原理图。2、画出你设计的100进制计数器的仿真波形图。3.简单描述你设计的100进制计数器下载到试验箱上的结果。（手写）五.实验小结（手写）评价项目所得分数实验报告书写完整□3分□2分□1分分原理图完整正确□3分□2分□1分其它:分仿真结果止确□4分□3分□2分其它：分总分：分日期：年月日签名：七人表决器的设计一、实验目的1、初步了解VHDL语言。2、学会用VHDL语言的行为描述方式来设计电路。二、实验原理用七个

8、开关作为表决器的7个输入变量，输入变量为逻辑“1”时表示表决者“赞同”；输入变量为逻辑“0”时，表示表决者“不赞同”。输出逻辑“1”时，表示表决“通过”；输出逻辑“