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1、,2011-2012学年度第一学期!电子与通信工程系《PLD原理与EDA技术》期末试卷（A）I年级专业电子班学号：姓名：
2、注：1、共120分钟，总分100分。2、此试卷适用专业：电子本科专业第一题第二题第三题第四题第五题第六题总得分
3、一、填空题：（20分）
4、1.HDL指的是硬件描述语言；ASIC指的是诗用集成芯片；IPcore指的是知识产
5、权核；I2.时序逻辑电路和组合逻辑电路相比较，最大的区别在于时序逻辑电路含有存储元件,I基本存储元件有两大类：触发器和锁存器，两者的工作方式上的区别在于，触发器I是基于边沿触发的工作方式，锁存器是基于电平
6、触发的工作方式。II3.基于QUARTUSII的设计过程中，图形文件的扩展名为.bdf,仿真文件的扩展名为
7、.VWF,VerilogHDL文本文件的扩展名为丄，编程配置文件的扩展名为.po「.订
8、4.MOORE型的状态机和MEALY型的状态机的区别在于输入和输出之间的时序关系，
9、MOORE型状态机输岀不能立即跟随输入信号变化，而是必须等待时钟信号的同步I—,MEALY型状态机输入信号变化，输出立即跟随变化，不需要跟随时钟同步I5.基于VerilogHDL的文本设计的基本步骤①设置成顶层文件、②管脚锁定并编译、I③文本编辑输入、④编译仿真、⑤
10、编程下载并做硕件验、⑥文件保存，其先后顺序I应该是③⑥①④②⑤II6.FPGA的可编程是主要基于查找表的结构方式;CPLD的可编程是主要基于逻辑门I的—结构方式。I同步复位和异步复位的区别在于，同步复位的控制信号（是否）否列入always的敏线
11、感参数列表；异步复位的控制信号（是否）是列入always的敏感参数列表.二、简答题（共20分）1、Verilog等硕件描述语言综合器和软件程序编译器有什么异同点。（10分）P7~P82、任务task语句和函数function语句有什么异同点？（10分）P267~P268三、程序填空：（15分）以下程
12、序是一个8位循环移位寄存器的Verilog描述，试补充完整。moduleshift_registe:r8(elk.load,dir,data,q・〃数据载入信号，高电平有效〃方向选择信号，dir=l时右移，dir=0时左移〃8位数据输入信号，当load"吋有效〃输出信号，等效于内部寄存器的最高位input)relk；inputload；inputdir；input[7：0]data；output厶q：wireelk；wireload；wiredir；wire[7：0]date；wireq；reg[7:0]:shift_register;〃
13、8位内部寄存器，当load=l吋载入dataalways®(posedgeelk)beginif(load==l)shift_register<=data；elseif(dir==l)〃右移beginshift_register[7]<=shift_register[0]；shift_register[6：0]<=shift_register[7：1]：endelse〃左移beginshift_register[0]<=shift_register[7]；shiftregister[7：1]<=shiftregister[6：0]；ende
14、ndassignq=shift_register[7]；endmodule四、编程：（每题10分，共20分）1、用VerilogHDL设计一个3-8译码器。moduledecoder(dimdout);input[2：0]din；output[7：0]dout；wire[2：0]din；reg[7：0]dout；always@(din)begincase(din)3^001：3zb010：35011：3*100：3zbl01：3^110：3zblll：default：endcaseendendmoduledout=8zh02;dour=8z
15、h04;dout=8zh08;dour=8zhlO;dout=8‘h20;dout=8zh40;dout=8zh80;dout=8zhOO;3zb000：dout=8zh01;2、如图所示是2选1多路选择器构成的电路muxk。对于其中的MUX21A,当s=0和s=lMUXK时，分别有y=a和y二b。试用元件例化方式设计此电路。modulemux21a(a,bzs,y);inputa;inputb;inputs;outputy;wirey;assigny=(s==I'bO)?a:b;endir.odulemoduleMUXK(al,a2,a3
16、zsO,slzouty);al;inout■a2;inputa3;inputinput■Si;outputouty;wireouty;wiretmp;mux21aul(.a(a2
