eda课程电子时钟设计

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1、湖南人夂科枝修配课程设计报告课程名称：VHDL语言与EDA课程设计设计题目:EDA电子时钟设计系别：通信与控制工程系专业：电子信息工程班级：学生姓名：学号：起止日期：2011年6月13日〜2011年6月24日指导教师：教研室主任：指导教师评语：指导教师签名：年月日成绩评定项目权重成绩1、设计过程中出勤、学习态度等方面0.22、课程设计质量与答辩0.53、设计报告书写及图纸规范程度0.3总成绩教研室审核意见：教研室主任签字：年月日教学系审核意见：主任签字：年月日数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得

2、到了广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑屯路和吋序屯路。木次课程设计要求设计一个数字钟，基木要求为数字钟的时间周期为24小时60分60秒，数字钟显示时、分、秒，数字钟的时间基准一秒对应现实生活中的时钟的一秒。电路通过使用数字元件，采用三个计数器来构成完成二十四小时的数字钟设计，并且将译码器和二选一数字选择器配合使用来完成动时间写出。此外，使能端和暂停端控制信号用来控制电路，使得该电路可以完成暂停、预置吋间、等一系列的功能。关键词：计数器；译码器；二选一数字选择器；使能端；暂停端。设计要求11、方案论证与对比11.2方案二21.3两种方案的对比22、各功能模块设计

3、22.1计数器22.2时间设置模块32.3二选一-数据选择醫畧32.4时间显不模块32.5顶层文件框架描述33、调试与操作说明44、课程设计心得与体会55、元器件及仪器设备明细表56^致谢67、参考文献68、W寸录6附录1秒，分计数模块6附录2时计数器模块7附录3二选一数据选择器8附录416进制转换为10进制8电子时钟设计设计要求1.能显不时分秒；2.设置启停开关；3.能进行暂停；4.用户可以调整时间。1、方案论证与对比按照设计要求，本次的设计分为计数器模块，控制器模块和译码器模块。根据各个模块的不同，我们的设计上提出了以下两种不同的方案。1.1方案一时间显示模块图1.方案一结构图通过二选一数

4、据选择器选择输出为CLK时钟信号还是数据控制信号，从而使计数器计数，计数器将结果传输给时间显示模块，最后再将16进制数转换为10进制数，在通过数码显示器显示。当数据选择器输出为CLK时钟信号时，计数器开始计时工作，将输入信号设置为1Hz,则为标准吋钟。当数据选择器输出为数据控制端吋，则可通过外部按键改变计数器始终变换，从而改变计数器结果，起到数据写入，预置时间的作用。1・2方案二计jSl时间数㈡制显示■*■亠■■器器图2.方案二结构图由CLK传输1Hz信号，计数开始计数，实现标准时钟功能，当控制器关闭，数据传输给时间显示模块，再通过数码显示器显示。当控制器打开，通过外部按键数据通过控制器输入进

5、计数器，计数器再将结果传输给时间显示模块，从实现到时间预置功能。1.3两种方案的对比相同点：两方案的计数器和时间显示模块的设计思想相同。不同点：方案一是二选一数据选择器输出来控制计数器的时钟输入，而方案二是通过控制器来控制计数器的输入输出。两者相比，虽然方案二结构简单、思路易懂，但方案二需要使用双向端口，而双向端口在控制方面不如二选一数据选择器易操作，准确。因此，综合考虑，我们选择了方案一进行设计。2、各功能模块设计2.1计数器A.秒计数模块：秒计数，在频率为1HZ的时钟下以60次为循环计数，并产生进位信号影响分计数；B.分计数模块：分计数，在秒进位信号为高屯平吋，计数一次，同样以60次为一个

6、循环计数，同时产牛分进位信号影响时计数；A.时计数模块：时计数，在分进位信号为高屯平时，计数一次，以24次为一个循环计数。1.2时间设置模块设置调试使能端，可以调时，分，秒。基本功能是在外部按键后产生低电平跳变到高电平的脉冲，从而模拟出吋间脉冲信号输入给计数器。总共有3个同样的部件，分别控制秒，分，时的计数器。2.3二选一数据选择器设置吋能段，可以使输出受使能段控制。基本操作，当使能端为'0‘，将CLK脉冲信号输出，当使能端为T'时，将外部按键信号输出。总共有3个同样的部件，分别控制秒，分，时的计数器。2・4时间显示模块有计数器输出的数据分7位标准矢量，显示时为16进制数，通过CONV部件将其

7、转换为10进制数输岀。2.5顶层文件框架描述将以上所描述的各功能模块的VHDL语言文件在QuartusII工具软件上打包成可调用的元件，然后再将名功能模块元件调入原理图编辑窗中并连接好，最后得到的顶层文件原理图如图3所示。图3.顶层原理图3、调试与操作说明1）、建立工程。2）、对顶层文件进行时序仿真，得到仿真波形如下图示:图4.顶层文件仿真图3）、引脚锁定——如下图所示。NodeNameDirec