eda课程设计设计电子时钟

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1、课程设计(论文)任务书信息工程学院学院通信工程专业班_、课程设计(论文)题目二、课程设计(论文)工作自2011年L月19日起至2011年6M24日止。三、课程设计(论文)地点:四、课程设计(论文)内容要求:1・本课程设计的目的(1)掌握EDA技术及CPLD/FPGA的开发流程;(2)掌握自顶向下的设计思想;(3)掌握实用电子钟的设计原理;(4)掌握系统设计的分析方法;(5)提高学生的科技论文写作能力。2・课程设计的任务及要求1)基本要求:(1)用HDL设计一个多功能数字钟,包含以下主要功能:精确计时,时间可以24小时制或12小时制显示;(2)日历:显示年月日星期;(3)能把设计文

2、件进行仿真并下载到实验箱实现功能验证。2)创新要求:在基本要求达到后,可进行创新设计,如增加报时等、秒表功能模块。3)课程设计论文编写要求(1)要按照书稿的规格打印眷写论文(2)论文包括目录、绪论、正文、小结、参考文献、谢辞、附录等(3)论文装订按学校的统一要求完成4)答辩与评分标准:(1)完成系统分析:20分;(2)完成设计过程:20分;(3)完成仿真:10分;(4)完成下载:10分(5)回答问题:10分。5)参考文献:(1)潘松,黄继业编著.《EDA技术实用教程》,2005,科学出版社__(2)徐志军,徐光辉编著.fCPLD/FPGA的开发与应用》,电子工业岀版社,2001.

3、1(3)http://www.edacn.net/html/85/t-//3885.html6)课程设计进度安排内容天数地点构思及收集资料1图书馆设计与调试3实验室撰写论文1图书馆、实验室学生签名:2011年6月24EI课程设计(论文)评审意见(1)设计程序(40分):优()、良()、中()、一般()、差();(2)仿真结果(10分):优()、良()、中()、一般()、差();(3)下载结果(10分):优()、良()、中()、一般()、差();(4)回答问题(10分):优()、良()、中()、一般()、差();(5)报告成绩(30分):优()、良()、屮()、—般()、差();(

4、6)格式规范性及考勤是否降等级:是()、否()评阅人:鈕职称:讲师2011年6月27日目录目录I绪论2第一章总体设计3——、功能概述3二、引脚功能31、时钟输入32、时分秒或年月日输入33、清零输入44、整点报时闹铃开关输入45、时间显示模式开关输入46、上午下午状态输出47、时分秒、年月日、秒表显示输出48、整点报时、闹铃声音输出4第二章模块分析5一、时间显示及时间修改模块51、TIME子模块介绍(实现功能程序代码见附录I)52、调秒功能实现分析5二、日历显示及日历设置模块6三、秒表模块8四、闹铃设置模块9五、整点报时及闹铃使能模块10六、功能切换及显示切换模块121、显示切换

5、模块122、功能切换模块13七、各模块的整合14第三章硬件测试结果15小结16谢辞17参考文献17附录18绪论本文主要介绍VHDL电子时钟的设计方法,采用的软件是MAXPLUSII。随着现代集成电路的发展,CPLD/FPGA芯片性越來越好,VIIDL硬件描述语言使得我们设计一个电路只写一些代码就可以了。其实,电子时钟的设计可以采用众多方法。利用单片机我们可以设计出一个比较简单的电子时蚀系统,使用它的好处是我们可以采用汇编、C语言来设计这个系统,这些语言给我们提供了许多接口,这对我们编写代码带來了很大的方便。单片机设计出來的电子时钟也有它的不足之处,可扩展性差,比如说我们需要在电子

6、时钟的基础之上添加一起其它的功能,那很可能是我们不仅仅需要把整个程序修改,甚至可能需要对硬件电路作出修改,给我们的设计带来较大的不便。利用一些组合、吋序电路同样也可以设计出一个简单的电子时钟,这样做的是可能我们的花费会比较少,由于集成电路集成度的不断发展,一些芯片可能会比较廉价,但是耍设计好一个电子时钟系统的话,仅仅使用一些简单的芯片来实现是比较复杂的,更关键的是,我们把电路通过这种方法设计好Z后,基本上就没有了扩展性,要在原由的基础之上想发动电路儿乎是不可能的。本文介绍采用VHDL硬件描述语言来描述电子时钟系统解决了以上所有弊端,首先就设计简易程度來说,它会让传统的电路设计方法

7、汗颜,我们可能仅仅儿行代码就可以把一个电路设计出來,如果在传统的电路上设计,我们却可能要花费很长的时间,有时甚至可能会遗漏一些情况导致我们的电路不满足设计要求。另外一点,VHDL硬件描述语言设计出来的电路可移植性特别强,在CPLD/FPGA上设计好一电路之后,我们可以很方便地在原由的基础之上加上一些其它的电路结构,而却不对原來的电路产生任何影响。综上所述,本文将介绍利用卅1DL语言设计电子时钟的设计方法,下面开始我们的设计Z旅吧!第一章总体设计顶层文件功能概述图1.1整个系统分为

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