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1、第29卷第8期微计算机应用Vol129No182008年8月MICROCOMPUTERAPPLICATIONSAug12008LVDS和CML电平在高速串行连接中的应用1,21闫景富李淑秋(1中科院声学所北京1001902中国科院研究生院北京100190)摘要:高速串行通信系统中,信号所采取的逻辑电平形式直接影响着数据的传输速率、传送距离和系统功耗。LVDS和CML就是目前应用较多的两种用于高速数据传输的逻辑电平。本文对这两种逻辑电平的接口原理、特点进行了详细介绍,对它们的串行传输性能作了比较,并给出了这两种逻辑电平之间互连的方法。关键词:LVDSCML高速串行连
2、接接口电路TheApplicationofCMLandLVDSforHigh-speedSerialLinks1,21YANJingfu,LIShuqiu(1InstituteofAcoustics,CAS,Beijing,1001902GraduateSchoolofCAS,Beijing,100190)Abstract:Boththepowerconsumptionandthesignaltransmissiondistanceandspeedisvariedduetothedifferentsignallogicstandardinthehigh-speed
3、serialcommunicationsystem1CMLandLVDSaretwopopulartechnologiesinhigh-speeddatatransmission1Inthispapertheprincipleandthefeatureofthetwologicareintroducedindetail,andthecomparisonoftheirqualityindatatransmissionisproduced1Inaddition,therecommendedinterconnectingcircuitisprovided1Keyword
4、s:LVDS,CML,High-SpeedSeriallinks,Inerfacecircuit1前言随着高速数据传输业务需求的不断增加,芯片间、电路板间的信号传输互连问题变得越来越重要,欲想信号能够在不同电路单元之间达到有效可靠地传输,信号在传送过程中所采取的逻辑电平形式是最值得关注的关键技术之一。针对不同系统对数据传输量、实时性、传输距离、功耗等要求的不同,设计者可以选取不同的信号逻辑,其中LVDS和CML就是两种常见的用于高速数据传输的逻辑电平。LVDS是一种低功率、低成本的信号传输技术,广泛应用于并行和相对较低速串行的通信系统中,在速率超过1Gbit/s的
5、场合下,LVDS的应用受到了限制。CML是所有高速数据接口中最简单的一种,其输入和输出电路是匹配好的,并且支持更高的数据传输速率。2LVDS和CML介绍LVDS(Low-VoltageDifferentialSignals)即低压差分信号是ANSI/TIA/EIA-644-A指定的低压差分信号传输接口电路的电气特性。典型的LVDS驱动器/接收器工作原理如图1所示。LVDS的驱动器由驱动差分线对的电流源组成,电流在215-415mA之间。由于LVDS接收器具有很高的输入阻抗,因此驱动器输出的电流几乎全部流经位于接收器内部的100Ω的匹配电阻,从而在接收器的输入端产生
6、250-450mV电压。假设处于某一逻辑状态时,整个电路的电流方向如图中所示,那么逻辑改变时,驱动器中另外两个CMOS管本文于2006-03-03收到。106微计算机应用2008年导通,流过匹配电阻的电流方向发生改变,从而在接收端产生了逻辑状态的相应变化。图1LVDS驱动器/接收器原理图此外,由于LVDS信号摆幅小,使得驱动器可以在215V的低压下工作。接收器单端输入允许从0到214V变化,而单端信号摆幅一般不超过400mV,这样允许输入共模电压从012V到212V范围内变化,也就是说LVDS允许收发两端地电势有1V的落差。因此LVDS具有以下特点:(1)高速(M
7、bit/s～Gbit/s);(2)超低功耗(输出电流小,大约315mA,电压摆幅小,大约350mV);(3)低噪声(对电源/地要求低,有助于消除辐射电场);(4)低成本(完全的CMOS实现)。CML(CurrentModeLogic)尽管缺乏很严格的官方标准,但目前它的应用非常广泛,尤其在速率超过1Gbit/s的串行物理层设备当中。典型的CML驱动器/接收器原理如图2所示。驱动器由带有50Ω集电极电阻的共发射极差分对管组成,输出信号的高低电平切换正是靠该差分对管的开关控制的。差分对的发射极到地的恒流源典型值为16mA,这样单端CML输出信号的摆幅为VCC～VCC-
8、014V,
