CPLD学习报告

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1、CPLD学习报告CPLD课程介绍：CPLD是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆将代码传送到目标芯片中，实现设计的数字系统。CPLD主要是由可编程逻辑宏单元围绕中心的可编程互连矩阵单元组成。其中MC结构较复杂，并具有复杂的I/O单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的功能。由于CPLD内部采用固定长度的金属线进行各逻辑块的互连，所以设计的逻辑电路具有时间可预测性，避免了分段

2、式互连结构时序不完全预测的缺点。CPLD这门课程使学生掌握电子设计自动化(EDA)技术，能够进行对计算机电路的功能设计、逻辑设计、性能分析、时序测试，要求学生对计算机和EDA工具进行电路设计和仿真有一定的了解，并会使用开发系统设计PLD器件。学习基本任务：1、时、分、秒六位数码管显示（标准时间23点59分59秒）;2、具有小时、分钟校准功能；3、完成合乎要求的设计报告。学习扩展任务：1、整点报时：55，56，57，58，59低音响，正点高音，间断振铃(嘟--嘟--嘟--嘟--嘟--嘀)。2、跑表:最大计时99

3、分59秒999毫秒。独立的跑表功能，不影响数字钟正常工作。3、定时闹钟：可在00:00到23:59之间由用户设定任一时间，到时报警。4、定时闹钟花样：前10s一般振铃，其后13秒较急促，再其后17秒急促，最后20秒特急促振铃。并可随时关断。5、其他（加减调时调分、音乐铃声等，越新奇越好）。酌情加分。下面我就整个数字电子钟功能的实现过程做一一讲解。首先，要完成一个最基本的时钟，首要任务就是编写两个计数器（24进制和60进制）。60进制计数器的VHDL描述如下：libraryieee;USEieee.std_lo

4、gic_1164.all;USEieee.std_logic_unsigned.all;ENTITYgt13_cnt60ISport(clk,reset,en:instd_logic;g,s:outstd_logic_vector(3downto0);carry:outstd_logic);end;architectureoneofgt13_cnt60issignalm,n:std_logic_vector(3downto0);beginprocess(clk,en,reset)beginifreset='1

5、'thenm<="0000";n<="0000";elsifclk'eventandclk='1'thenifen='0'thenifm="0101"andn="1001"thenm<="0000";n<="0000";carry<='1';elsifn="1001"thenn<="0000";m<=m+1;elsen<=n+1;carry<='0';endif;endif;endif;endprocess;g<=n;s<=m;end;通过对程序的保存、创建项目、编译之后，我们可以得到下图所示的实体器件：同理

6、，24进制进制计数器的VHDL描述如下：libraryieee;USEieee.std_logic_1164.all;USEieee.std_logic_unsigned.all;ENTITYgt13_cnt24ISport(clk,reset,en:instd_logic;g,s:outstd_logic_vector(3downto0);carry:outstd_logic);end;architectureoneofgt13_cnt24issignalm,n:std_logic_vector(3down

7、to0);beginprocess(clk,en,reset)beginifreset='1'thenm<="0000";n<="0000";elsifclk'eventandclk='1'thenifen='0'thenifm="0011"andn="0010"thenm<="0000";n<="0000";carry<='1';elsifn="1001"thenn<="0000";n<=n+1;elsem<=m+1;carry<='0';endif;endif;endif;endprocess;g<=n;

8、s<=m;end;可以得到下图所示的实体器件：接下来的任务当然就是将这两个做出来的器件进行合理的连接组成我们所需要的最基本的时钟，其连接图如下图所示：这就大体上完成了我们所要求的基本时钟，只要进行适当的引脚分配就能拿到实验箱上试一试它的功能如何，结果正如我们所想的一样，跟一般的数字时钟没什么差别。既然说到了引脚分配就看一下到底是怎么回事吧：下面来完成基本要求的第二个功能：小时分钟校准功能。这个就不用