VHDL语言的程序结构

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1、7.2VHDL语言的程序结构USE定义区PACKAGE定义区ENTITY定义区ARCHITECTURE定义区Component定义区信号定义Component定义区Component定义区Component定义区CONFIGURATION定义区第7章VHDL语言基础11、USE定义区：定义元件库。2、PACKAGE定义区：定义使用哪些自定义元件库。3、ENTITY定义区：定义电路实体的外观，I/O接口的规格。4、ARCHITECTRUE定义区：描述电路内部的功能，说明电路执行什么动作或功能。5、CONFIGURATIO

2、N定义区：描述各种设计实体和元件之间的连接关系以及设计实体和结构体之间的连接关系。第7章VHDL语言基础2VHDL基本结构第7章VHDL语言基础LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmux21ISPORT(a,b:INSTD_LOGIC;s:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDENTITYmux21;ARCHITECTUREbehaveOFmux21ISBEGINPROCESS(a,b,s)BEGINIFs='0'THENy<=a;ELSEy

3、<=b;ENDIF;ENDPROCESS;ENDARCHITECTUREbehave;----IEEE说明----自定义元件库----定义一个实体-----描述输入输出---------信号------------结构体说明31.库（Library）?库是经编译后的数据的集合，存放包集合定义、实体定义、结构体定义和配置定义。?库的功能类似于UNIX和MS-DOS操作系统中的目录，库中存放设计的数据。?在VHDL中，库的说明总放在设计单元的最前面。?库中的各个设计单元可以用作进行其他设计的资源，一个设计可以使用多个库中的

4、设计单元。7.2.1库第7章VHDL语言基础4（1）库的使用首先在设计的开头说明要引用的库，然后使用use子句指明要使用库中的哪一个设计单元，其书写格式为：Library库名；Use库名.程序包名.all；其中：程序包名就是实际设计要使用的库中的设计单元；all表示使用程序包中的所有项目。第7章VHDL语言基础5引用库和程序包中的说明语句有以下4种形式：假定设计实体中的信号类型为std_logic，其类型说明在ieee库的std_logic_1164程序包中定义。形式一：Libraryieee;Entityand2is

5、Port(a:inieee.Std_logic_1164.Std_logic;b:inieee.Std_logic_1164.Std_logic;c:outieee.Std_logic_1164.Std_logic);Endand2;库说明程序包数据类型第7章VHDL语言基础6形式2：Libraryieee;Useieee.all;Entityand2isPort(a:inStd_logic_1164.Std_logic;b:inStd_logic_1164.Std_logic;c:outStd_logic_1164.

6、Std_logic);Endand2;形式3：Libraryieee;Useieee.std_logic_1164.all;Entityand2isPort(a:instd_logic;b:instd_logic;c:outstd_logic);Endand2;第7章VHDL语言基础7引用库和程序包中的说明语句有以下4种形式：假定设计实体中的信号类型为std_logic，其类型说明在ieee库的std_logic_1164程序包中定义。形式4：Libraryieee;Useieee.std_logic_1164.std

7、_logic;Entityand2isPort(a:instd_logic;b:instd_logic;c:outstd_logic);Endand2;第7章VHDL语言基础82.库的种类VHDL提供的库可分为两大类：?设计库：对当前设计是永远可见的，不需在程序开头对它们进行说明。一般包括std库和work库。?资源库：用来存放常规元件和常用模块的库，在使用时要进行说明。资源库的内容与厂商直接相关，现在的VHDL厂商和EDA工具厂商都有自己的资源库，其中含有厂商自定义的程序包。应用最广泛的资源库是ieee库、vital

8、库和用户自定义的库。第7章VHDL语言基础9（1）std库是VHDL的标准库，包含程序包standard和textio。程序包standard中定义了bit、bit_vector、character和time等数据类型；程序包textio主要包含了对文本文件进行读写操作的过程和函数。注意：?使用程序包textio时要对库和程序包进